CN210924321U - 一种处理器系统、主板及计算机设备 - Google Patents

Abstract

本实用新型提供了一种处理器系统、主板及计算机设备，包括：多个处理器，每个所述处理器包括第一控制器与第二控制器；所述第一控制器包括第一总线，所述第二控制器包括第二总线；每两个所述处理器之间通过所述第一控制器的第一总线连接；且所述每两个处理器之间通过所述第二控制器的第二总线连接；其中，所述第一总线和第二总线均为HT总线。本实用新型可以提升处理器的控制器的接口利用率低，平均分配控制器的各个接口，合理分配处理器的资源，增加了处理器的信号数据传输带宽，提高了处理器之间的数据交互效率，提升了集成处理器的数据处理能力，也提升了处理器的性能。

Description

一种处理器系统、主板及计算机设备

技术领域

本实用新型涉及计算机技术领域，特别是涉及一种处理器系统、主板及计算机设备。

背景技术

随着系统单晶片设计理念的发展盛行，集成电路的功能也随之日趋强大而复杂。

为了增加集成电路的功能，通常采用将诸多功能不同的晶片(芯片)集合一起的技术，以形成集成电路，使多个不同芯片共同工作，实现多功能的集合。

目前，一种可以使多个芯片相互连接的常用技术是在芯片中设置一个或多个具有多个接口的控制器，通过其中一个芯片的控制器接口与另一个芯片的控制器接口连接，实现多个芯片的集合。

现有技术中，常用的多个芯片互连的方式，存在控制器的接口利用率低，接口分配不均匀的问题，从而降低了芯片数据交互的带宽和芯片之间的数据交互效率。

发明内容

鉴于上述问题，提出了本实用新型实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种装置。

为了解决上述问题，本实用新型实施例公开了一种处理器系统，包括：多个处理器，每个所述处理器包括第一控制器与第二控制器；

所述第一控制器包括第一总线，所述第二控制器包括第二总线；

每两个所述处理器之间通过所述第一控制器的第一总线连接；且

所述每两个处理器之间通过所述第二控制器的第二总线连接；其中，所述第一总线和第二总线均为HT总线。

可选地，所述第一总线为第一预设位数总线，且第二总线为第二预设位数总线；其中，所述第二预设位数小于或等于或大于所述第一预设位数。

可选地，所述处理器系统还包括桥片，所述第二控制器还包括第三总线，所述第三总线与所述桥片连接。

可选地，所述第三总线为第三预设位数总线，所述第三预设位数小于或等于第二预设位数。

可选地，所述第一预设位数总线包括16位数的总线。

可选地，所述第二预设位数总线包括8位数的总线。

可选地，所述第三预设位数总线包括8位数的总线。

可选地，当处理器系统包括两个处理器，且所述两个处理器分别为第一处理器和第二处理器时，所述第一预设位数总线包含高位总线和低位总线；

第一处理器通过自身第一控制器的所述高位总线连接所述第二处理器中第一控制器的所述高位总线，且所述第一处理器通过自身第一控制器的所述低位总线连接所述第二处理器中第一控制器的所述低位总线。

可选地，当处理器系统包含两个处理器，且所述两个处理器分别为第一处理器和第二处理器时，所述第二预设位数总线为高位总线或者低位总线；

当所述第二预设位数总线为高位总线时，所述第三预设位数总线为低位总线，所述第一处理器通过自身第二控制器的高位总线连接第二处理器中第二控制器的高位总线，所述第一处理器和第二处理器均通过所述第二控制器的低位总线连接所述桥片；

当所述第二预设位数总线为低位总线时，所述第三预设位数总线为高位总线，所述第一处理器通过自身第二控制器的低位总线连接所述第二处理器中第二控制器的低位总线，所述第一处理器和所述第二处理器均通过第二控制器的高位总线连接所述桥片。

本实用新型实施例还公开了一种计算机主板，包括如上述实施例公开的处理器系统，以及主板本体，所述处理器系统设置在所述主板本体上。

可选地，所述主板本体设置外部接口，所述外部接口为通用接口，用于适应通用的应用环境。

本实用新型实施例还公开了一种计算机设备，包括如上述实施例公开的计算机主板。

本实用新型实施例包括以下优点：本实用新型可以提升处理器的控制器的接口利用率低，平均分配控制器的各个接口，合理分配处理器的资源，增加了处理器的信号数据传输带宽，提高了处理器之间的数据交互效率，提升了集成处理器的数据处理能力，也提升了处理器的性能。

附图说明

图1是本实用新型的处理器系统的一种实施例的结构示意图；

图2是本实用新型的处理器系统的又一种实施例的结构示意图；

图3是本实用新型的处理器系统的再一种实施例的结构示意图；

图4是本实用新型的处理器系统的还一种实施例的结构示意图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

参照图1，示出了本实用新型的处理器系统的其中一种实施例的结构示意图。

在本实施例中，该处理器系统可以包括：一个或多个处理器，该处理器(CPU，central processing unit)可以包括控制器、运算器、高速缓冲存储器及总线。

其中，控制器是指完成协调和指挥CPU实现内存访问功能和外接设备控制功能的部件。运算器是计算机中执行各种算术和逻辑运算操作的部件，是处理器(CPU)的核心部分。高速缓冲存储器可以是一种高速存储器，用于存储、调度和传输各类信息。总线是用于计算机各种功能部件之间传送信息的公共通信干线，按照计算机所传输的信息种类，处理器的总线可以划分为数据总线、地址总线和控制总线。在本实施例中，总线可以有一个或多个导线组成，总线可以设置一个或多接口，通过接口与各个部件建立连接。

在本实施例中，采用的处理器(CPU)可以是龙芯3号系列CPU中的任一款CPU。可选地，不同CPU之间可以通过自身的总线连接。可选地，龙芯3号系列CPU可以包括但不限于龙芯3A1000 CPU、龙芯3A2000CPU、龙芯3A3000 CPU、龙芯3B3000 CPU、龙芯3A(或3B)4000CPU等。

随着CPU技术的发展，本实用新型实施例中处理器系统的CPU还可以为龙芯4号系列CPU或龙芯今后研发出的其它CPU等等。

本实用新型实施例中，采用的处理器可以是多个，多个处理器之间可以两两连接，实现处理器的集合连接。

在本实施例中，包括两个处理器，分别为第一处理器(CPU0)和第二处理器(CPU1)，每个处理器可以包括两个控制器，分别为第一控制器和第二控制器，两个控制器可以是相同的控制器，也可以是不同的控制器。在本实施例的其中一种例子中，两个控制器是两个相同的HT控制器，分别为第一控制器(HT0)与第二控制器(HT1)。HT(Hyper Transport)控制器可以包括高速点对点双向传输(HT)总线，不同处理器之间可以通过HT控制器的总线进行连接；进一步的，处理器也可以通过HT控制器的总线与外接设备连接。在本实施例中，HT控制器的总线为HT总线。

在本实施例的其中一种可选的例子中，第一控制器和第二控制器均可以包括总线，其中，第一控制器可以包括第一总线，第二控制器可以包括第二总线，第一总线和第二总线可以均为HT总线。第一处理器和第二处理器之间通过第一控制器的第一总线连接，即第一处理器通过第一控制器的第一总线连接第二处理器中第一控制器的第一总线；第一处理器和第二处理器之间还可以通过第二控制器的第二总线连接，即第一处理器通过第二控制器的第二总线连接第二处理器中第二控制器的第二总线。第一总线与第二总线均可以是预设有总线位数的(HT)总线；进一步地，总线位数可以代表总线的位宽，位宽指的可以是总线能同时传送的二进制数据的位数，或数据总线位数，如32位、64位。总线的位宽越宽，每秒钟数据传输量越大，总线的带宽越宽。在实际操作中，总线的工作时钟频率以MHZ(兆赫兹)为单位，工作频率越高，总线工作速度越快，总线带宽越宽。

在可选的实施例中，第一总线的总线位数可以与第二总线的总线位数相同，也可以不同，例如，若第一总线的总线位数为32位，第二总线的总线位数可以是16位，或8位。或者若第一总线的总线位数为32位，第二总线的总线位数也可以是32位。进一步地，该总线位数代表了各总线的位数最大值，为处理器系统预先设置的值，如第一总线的总线位数代表了第一总线的位数最大值，第二总线的总线位数代表了第二总线的位数最大值；相应的，第一预设位数可以为小于或等于第一总线的总线位数的数值，第二预设位数为小于或等于第二总线的总线位数的数值；第一预设位数为第一总线中实际工作(参与数据传输)的总线的位数，第二预设位数为第二总线中实际工作的总线的位数。基于此，第一总线为第一预设位数总线，即为第一总线中实际工作的总线的位数为第一预设位数；第二总线为第二预设位数总线，即为第二总线中实际工作的总线位数为第二预设位数。

在本实施例中，第一总线可以包括第一预设位数总线，其中第一预设位数可以等于或小于总线位数，例如第一总线的总线位数可以是8位，16位，24位，32位，64位或128位等等，相应的，第一预设位数可以是8位，16位，24位，32位，64位或128位等等，第一预设位数也可以是4位，10位，16位，24位，48位或98位等等。具体地，第一总线的总线位数可以根据实际需要进行调整，第一预设位数也可以根据实际需要进行调整，本实用新型并不在此作限定。第一预设位数总线可以是第一总线的部分或全部，例如，第一总线的总线位数为32位，第一预设位数为16位，第一预设位数总线可以是第1至第16位的总线，或第17至第32位的总线。

本实施例中，与第一总线相似，第二总线可以包括第二预设位数总线，该第二预设位数总线可以等于或小于总线位数，例如，第二总线的总线位数可以是8位，16位，24位，32位，64位或128位等等，相应的，第二预设位数可以是8位，16位，24位，32位，64位或128位等等，第一预设位数也可以是4位，10位，16位，24位，48位或98位等等。当第二总线的总线位数为32位，第二预设位数总线可以是16位总线，可以是8位总线。两个处理器之间还可以通过第二控制器的第二总线的第二预设位数总线连接；其中，第二预设位数可以小于或等于或大于第一预设位数。

在本实施例中，两个处理器通过第一控制器的第一预设位数总线连接，以及通过第二控制器的第二预设位数总线连接，实现两个处理器集成连接的效果。具体的，第一处理器通过自身的第一控制器与第二处理器中的第一控制器连接，且第一处理器通过自身的第二控制器与第二处理器中的第二控制器连接；其中，第一处理器的第一控制器和第二处理器的第一控制器之间连接的总线为第一预设位数总线，第一处理器的第二控制器和第二处理器的第二控制器之间的总线为第二预设位数总线。

在可选的例子中，若第一预设位数小于第一总线的总线位数，则可以从第一总线的总线位数中选择预设的位数为第一预设位数，使两个处理器可以通过第一预设位数总线建立连接。例如，若第一控制器的第一总线的总线位数均为32位，第一预设位数可以为8位、16位或24位等等；该第一预设位数即为从第一总线的位数中选择任意连续/不连续的多个位数，如当第一总线的总线位数为32位时，可以选择32位中的前8位或前16位或前24位为第一预设位数，两个处理器之间可以通过第一控制器的前8位、前16位或前24位的总线建立连接。又如，若第一控制器的第一总线的总线位数为64位，第一预设位数可以为16位、24位或48位等等，可以选择64位中的后16位、后24位或后48位为第一预设位数，两个处理器之间可以通过第一控制器的后16位、后24位或后48位的总线建立连接。

第一预设位数小于第一总线的总线位数时，第一预设位数可以根据实际使用需要进行调整或选择；例如，若第一总线的总线位数为32位，第一预设位数为16位，可以从32位中选择前16位为第一预设位数，也可以选择后16位为第一预设位数；也可以从选择前8位与后8位加起来为第一预设位数等等，具体选择方式可以根据需要调整，本申请并不在此作限定。

在另一个可选的例子中，第一预设位数等于第一总线的总线位数，两个处理器之间可以通过第一控制器的第一总线连接。例如，若第一控制器的第一总线的总线位数为32位，第一预设位数也为32位，两个处理器之间可以通过第一控制器的32位总线建立连接。或者，若第一控制器的第一总线的总线位数为16位，第一预设位数也为16位，两个处理器之间可以通过第一控制器的16位总线建立连接。

例如，若第一控制器的第一总线为32位总线，第二控制器的第二总线的总线位数小于第一总线的总线位数，第一预设位数等于第一总线的总线位数，第二预设位数小于第一预设位数，则第一预设位数也为32位，两个处理器之间可以通过第一控制器的32位总线建立连接；第二预设位数可以为8位、16位或24位等等，两个处理器之间还可以通过第二控制器的8位总线连接，或第二控制器的16位总线连接，或第二控制器的24位总线连接。再例如，若第一控制器的第一总线与第二控制器的第二总线均为64位总线，第一预设位数小于第一总线的总线位数，第二预设位数也可以小于第一预设位数，则第一预设位数可以为32位，两个处理器之间可以通过第一控制器的32位总线建立连接；第二预设位数可以24位或16位、8位或4位等等，两个处理器之间还可以通过第二控制器的24位总线连接，或第二控制器的16位总线连接，或第二控制器的8位总线连接，或第二控制器的4位总线连接等等。在本实施例中，第二预设位数可以从第二总线的总线位数中选择对应位数，以对应位数为第二预设位数；该第二预设位数即为从第二总线的总线位数中选择任意连续/不连续的多个位数。例如，若第二总线的总线位数为16位，第二预设位数为8位，可以选择前8位为第二预设位数，也可以选择后8位为第二预设位数。若第二总线的总线位数为16位，第二预设位数为4位，可以选择前2位与后2位，以前2位与后2位加起来为第二预设位数；也可以选择第4位、第8位、第12位、第16位为第二预设位数的4位。具体选择方式可以根据需要进行调整，本发明并不在此作限定。

在本实施例另一种可选的例子中，第二预设位数也可以等于第一预设位数。例如，若第一控制器的第一总线与第二控制器的第二总线的总线位数均为32位，第一预设位数等于第一总线的总线位数，第二预设位数等于第一预设位数，第一预设位数也为32位，则两个处理器之间可以通过第一控制器的32位总线建立连接；两个处理器之间还可以通过第二控制器的32位总线连接。再例如，若第一控制器的第一总线与第二控制器的第二总线的总线位数均为64位，第一预设位数小于第一总线的总线位数，第二预设位数等于第一预设位数。如第一预设位数为32位，则两个处理器之间可以通过第一控制器的32位总线建立连接；两个处理器之间还可以通过第二控制器的32位总线连接。

又例如，若第一控制器的第一总线为32位总线，第二控制器的第二总线的总线位数小于第一总线的总线位数，第二总线的总线位数为24位，第一预设位数小于第一总线的总线位数，第二预设位数大于第一预设位数且小于第二总线的总线位数，如第一预设位数为16位，第二预设位数可以为18位。两个处理器之间可以通过第一控制器的16位总线建立连接，两个处理器之间还可以通过第二控制器的18位总线连接。再例如，若第一控制器的第一总线与第二控制器的第二总线均为64位总线，第一预设位数小于第一总线的总线位数，第二预设位数也可以大于第一预设位数，则第一预设位数可以为32位，两个处理器之间可以通过第一控制器的32位总线建立连接；第二预设位数可以48位或56位等等，两个处理器之间还可以通过第二控制器的48位总线连接，或第二控制器的56位总线连接等等。

在其中一种可选的例子中，第二预设位数总线可以等于连接第一预设位数，两个处理器可以通过第一控制器与第二控制器连接，从而增加两个处理器之间的传输带宽。

在本实施例中，两个处理器之间可以通过第一控制器的第一预设位数总线连接，以及通过第二控制器的第二预设位数总线连接，其中第二预设位数可以小于或等于或大于第一预设位数。从而实现两个处理器之间的相互连接，使两个处理器之间可以通过第一预设位数总线以及第二预设位数总线进行数据交互，即两个处理器之间可以同时通过两条总线进行数据交换，可以充分利用处理器中每个控制器的总线，从而可以提高两个处理器之间的控制器的利用率，避免资源浪费，也可以增加处理器之间数据传输的带宽，提高处理器的数据传输效率。

在另一个可选的例子中，若两个控制器不同，也可以从两个控制器中选择其中一个为第一控制器，选择另外一个为第二控制器，两个处理器通过第一控制器的第一预设位数总线连接，以及第二控制器的第二预设位数总线连接。具体的，第一处理器通过自身的第一控制器与第二处理器中的第一控制器连接，且第一处理器通过自身的第二控制器与第二处理器中的第二控制器连接；其中，第一处理器的第一控制器和第二处理器的第一控制器之间的总线为第一预设位数总线，第一处理器的第二控制器和第二处理器的第二控制器之间的总线为第二预设位数总线。

在本实施例中，该处理器系统还可以包括桥片，第二控制器还可以包括第三总线，第三总线也可以为HT总线。第三总线可以为第三预设位数总线，第三预设位数总线可以与桥片连接，其中，第三预设位数小于或等于第二预设位数。

本实施例中，桥片可以为龙芯7号桥片；可选的，龙芯7号桥片包括但不限于龙芯7A1000桥片、龙芯7A2000桥片等。此外，本实用新型实施例中主板的桥片还可以为龙芯今后研发出的其它桥片。

在可选的例子中，第二控制器可以包括第三预设位数总线，其中第三预设位数可以小于第二预设位数。例如，若第二控制器的第二总线的总线位数为32位，第二控制器的第二预设位数总线的第二预设位数为16位，第三预设位数可以为4位、8位或12位等等。在另一个可选的例子中，第三预设位数也可以等于第二预设位数。例如，第二控制器的第二预设位数为16位，第三预设位数也可以为16位，若第二预设位数为32位，第三预设位数也可以为32位等等。

第二控制器的第三预设位数总线用于与桥片连接，使得处理器可以与桥片或外接设备等进行数据传输。

在本发明优选的实施例中，第一控制器(HT0)与第二控制器(HT1)的总线的总线位数均为16位，第一预设位数可以为16位，即第一预设位数总线为包括16位数的总线。

在本发明优选的实施例中，在本实施例中，第二控制器(HT1)的第二预设位数为8位，即第二预设位数总线为包括8位数的总线。

在本发明优选的实施例中，在本实施例中，第二控制器(HT1)的第三预设位数为8位，即第三预设位数总线为包括8位数的总线。

可选的，参阅图2所示，第一处理器(CPU0)和第二处理器(CPU1)中第一控制器的第一预设位数总线均包含高位总线(HT0_HI)和低位总(HT0_LO)；在具体电路连接中，第一处理器中的高位总线(HT0_HI)连接第二处理器中的高位总线(HT0_HI)，同理，第一处理器中的低位总线(HT0_LO)连接第二处理器中的低位总线(HT0_LO)。

具体地，第一处理器(CPU0)通过自身的第一控制器的高位总线(HT0_HI)连接第二处理器(CPU1)的第一控制器的高位总线(HT0_HI)，且所述第一处理器(CPU0)通过自身第一控制器的低位总线(HT0_LO)连接第二处理器(CPU1)的第一控制器的低位总线(HT0_LO)。

在另一实施例中，第二控制器的第二预设位数总线可以为高位总线或者低位总线；

可选的，当所述第二预设位数总线为高位总线(HT1_HI)时，所述第三预设位数总线为低位总线(HT1_LO)；相应的，当所述第二预设位数总线为低位总线(HT1_LO)时，所述第三预设位数总线为高位总线(HT1_HI)。

在具体实现中，当第二预设位数总线为高位总线(HT1_HI)时，第三预设位数总线为低位总线(HT1_LO)，第一处理器(CPU0)通过自身第二控制器的高位总线(HT1_HI)连接第二处理器(CPU1)的第二控制器的高位总线(HT1_HI)，第一处理器(CPU0)和第二处理器(CPU1)均通过第二控制器的低位总线(HT1_LO)连接桥片；

当第二预设位数总线为低位总线(HT1_LO)时，第三预设位数总线为高位总线(HT1_HI)，第一处理器(CPU0)通过自身第二控制器的低位总线(HT1_LO)连接所述第二处理器(CPU1)中第二控制器的低位总线(HT1_LO)，第一处理器(CPU0)和第二处理器(CPU1)均通过第二控制器的高位总线(HT1_HI)连接桥片。

参照图3，示出了本实用新型的处理器系统的其中一种实施例的结构示意图。在本实施例的另一个可选的例子中，两个HT控制器分别为第一控制器(HT0)和第二控制器(HT1)，可以通过第一处理器(CPU0)的第一控制器(HT0)的第一预设位数总线，与第二处理器(CPU1)的第一控制器(HT0)的第一预设位数总线连接；再通过第一处理器(CPU0)的第二控制器(HT1)的第二预设位数总线(HT1_LO)，与第二处理器(CPU1)的第二控制器(HT1)的第二预设位数总线(HT1_LO)连接，使得第一处理器(CPU0)与第二处理器(CPU1)连接；第一处理器(CPU0)和第二处理器(CPU1)的第二控制器(HT1)的第三预设位数总线(HT1_HI)可以与外接设备或桥片连接。

参照图4，示出了本实用新型的处理器系统的其中一种实施例的结构示意图。在本实施例的另一个可选的例子中，两个HT控制器分别为第一控制器(HT0)和第二控制器(HT1)，可以通过第一处理器(CPU0)的第二控制器(HT1)的第一预设位数总线，与第二处理器(CPU1)的第二控制器(HT1)的第一预设位数总线连接；再通过第一处理器(CPU0)的第一控制器(HT0)的第二预设位数总线(HT0_LO)，与第二处理器(CPU1)的第一控制器(HT0)的第二预设位数总线(HT0_LO)连接，使得第一处理器(CPU0)与第二处理器(CPU1)连接；第一处理器(CPU0)和第二处理器(CPU1)的第一控制器(HT0)的第三预设位数总线(HT0_HI)可以与外接设备或桥片连接。

在本实施例中，两个处理器通过第一控制器的16位总线连接，以及第二控制器的8位数总线连接，可以增加两个处理器的连接位数，从而可以增加处理器的连接带宽，提高处理器的数据传输效率。

在本实施例优选的例子中，本实用新型提出的处理器系统，通过在处理器上设置两个HT控制器，由于第一个处理器的第一控制器的第一预设位数总线，与第二个处理器的第一控制器的第一预设位数总线连接；再由第一个处理器的第二控制器的第二预设位数总线，与第二个处理器的第二控制器的第二预设位数总线连接，从而实现处理器的集合连接，并将第一个处理器和第二个处理器的第二控制器的第三预设总线与桥片连接，实现处理器与外接设备的连接。本实用新型可以提升处理器的控制器的接口利用率低，平均分配控制器的各个接口，合理分配处理器的资源，增加了处理器的信号数据传输带宽，提高了处理器之间的数据交互效率，提升了集成处理器的数据处理能力，也提升了处理器的性能。

本实用新型实施例还公开了一种主板，该主板包括主板本体以及上述实施例所有技术特征的处理器系统，其中处理器系统设置在该主板本体上。

在具体实现中，主板可以设置一个或多个外部接口，多个处理器以及桥片可以支持至少一种设置在主板的外部接口，外部接口可以分别与桥片和处理器连接；外部接口可以包括：高速外设接口、低速外设接口、显示接口、音频接口、内存接口、主板启动芯片的接口等等。

在其中一种可选的实施例中，主板一个或多个外部接口可以为通用接口，可以用于适应通用的应用环境，以提高主板的应用范围。

本实用新型实施例还公开了一种计算机设备，包括如上实施例所述的处理器系统。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本实用新型实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本实用新型实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本实用新型实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本实用新型实施例是参照根据本实用新型实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本实用新型实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本实用新型所提供的一种处理器系统、主板及计算机设备，进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。

Claims (10)

1.一种处理器系统，其特征在于，包括：多个处理器，每个所述处理器包括第一控制器与第二控制器；

所述第一控制器包括第一总线，所述第二控制器包括第二总线；

每两个所述处理器之间通过所述第一控制器的第一总线连接；且

所述每两个处理器之间通过所述第二控制器的第二总线连接；

其中，所述第一总线和第二总线均为HT总线。

2.根据权利要求1所述处理器系统，其特征在于，所述第一总线为第一预设位数总线，且第二总线为第二预设位数总线。

3.根据权利要求2所述处理器系统，其特征在于，所述处理器系统还包括桥片，所述第二控制器还包括第三总线，所述第三总线与所述桥片连接。

4.根据权利要求3所述处理器系统，其特征在于，所述第三总线为第三预设位数总线，所述第三预设位数小于或等于第二预设位数。

5.根据权利要求4所述处理器系统，其特征在于，所述第一预设位数总线为包括16位数的总线；所述第二预设位数总线为包括8位数的总线；所述第三预设位数总线为包括8位数的总线。

6.根据权利要求2-5任一项所述处理器系统，其特征在于，当处理器系统包括两个处理器，且所述两个处理器分别为第一处理器和第二处理器时，所述第一预设位数总线包含高位总线和低位总线；

第一处理器通过自身第一控制器的所述高位总线连接所述第二处理器中第一控制器的所述高位总线，且所述第一处理器通过自身第一控制器的所述低位总线连接所述第二处理器中第一控制器的所述低位总线。

7.根据权利要求4或5所述处理器系统，其特征在于，当处理器系统包含两个处理器，且所述两个处理器分别为第一处理器和第二处理器时，所述第二预设位数总线为高位总线或者低位总线；

当所述第二预设位数总线为高位总线时，所述第三预设位数总线为低位总线，所述第一处理器通过自身第二控制器的高位总线连接第二处理器中第二控制器的高位总线，所述第一处理器和第二处理器均通过所述第二控制器的低位总线连接所述桥片；

当所述第二预设位数总线为低位总线时，所述第三预设位数总线为高位总线，所述第一处理器通过自身第二控制器的低位总线连接所述第二处理器中第二控制器的低位总线，所述第一处理器和所述第二处理器均通过第二控制器的高位总线连接所述桥片。

8.一种计算机主板，其特征在于，包括权利要求1-7任一项所述的处理器系统，以及主板本体，所述处理器系统设置在所述主板本体上。

9.根据权利要求8所述计算机主板，其特征在于，所述主板本体设置外部接口，所述外部接口为通用接口，用于适应通用的应用环境。

10.一种计算机设备，其特征在于，包括权利要求8或9所述的计算机主板。

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