CN210894617U - 一种jtag边界扫描测试电路 - Google Patents
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Abstract
本实用新型涉及技术领域，提供一种JTAG边界扫描测试电路，包括由JTAG控制器、CPLD、CPU和外围设备组成的环形串接链路，该JTAG控制器、CPLD、CPU、外围设备之间依次连接，其还包括设置在CPLD和CPU之间线路上且当进行BSCAN测试时为所述CPU提供Power Management信号的Switch电路以及与Switch电路连接的BYPASS电路；Switch电路还通过GPIO信号线与JTAG控制器连接，从而实现对CPLD和CPU之间引脚互联测试的覆盖，提高测试效率，而且降低引脚焊接不良率。
Description
技术领域
本实用新型属于测试电路技术领域，尤其涉及一种JTAG边界扫描测试电路。
背景技术
随着大规模集成电路的发展，印制电路板制造工艺向着小、微、薄发展；IC芯片也朝着引脚越来越多，体积越来越小的方向发展；印制板密度越来越大，很难有方法进行下探针测试，因此，使用传统的ICT测试已经很难满足这类产品的测试要求，联合测试行为组织(Joint Test Action Group，JTAG)定义新的测试方法即边界扫描测试(Boundary ScanTest)的需求越来越大。一般所有的复杂IC芯片俊具有JTAG控制接口，JTAG控制逻辑简单方便，易于实现。
随着客户各种定制化产品功能要求的增加，为了便于对板卡进行电源管理、减少PCB占用空间、附加功能开发等，通常都会采用CPLD作为Power Management和功能接口的方案，例如上电时序控制、I2C通信接口、GPIO输入输出状态检测等。通常情况下，CPLD属于复杂IC，会带有JTAG测试接口；CPLD除了实现CPU最重要的上电时序外，还会与CPU及VoltageRegulator之间有许多GPIO、通信接口互连，例如I2C、LPC，以实现各种附加功能，例如开机信号控制、电源芯片使能、硬件版本信息控制、CPU板卡型号识别等。随着附件功能的增加，CPLD与CPU之间的引脚互连线会越来越多，因此CPLD与CPU之间的互连测试也必不可少，那么就需要在整个JTAG Boundary Scan Test链路上增加CPLD芯片，由于CPLD作为CPU的电源管理芯片，因此在进行JTAG BSCAN互连测试时，会出现CPU POWER掉电的现象。
如果没有对CPLD与CPU之间的电源管理信号做优化处理，当需要进行时BoundaryScan互连测试时，就必须将CPLD在JTAG测试软件中BYPASS，或者CPLD引脚作为Sample模式，这样就无法覆盖CPU与CPLD之间的引脚互连测试。这种常规的JTAG BSACN测试方案主要是用作CPU与外设之间的引脚互连测试，无覆盖到CPU与Power Management芯片之间的互连测试。
实用新型内容
针对现有技术中的缺陷，本实用新型提供了一种JTAG边界扫描测试电路，旨在解决现有技术中常规的JTAG BSACN测试方案主要是用作CPU与外设之间的引脚互连测试，无覆盖到CPU与Power Management芯片之间的互连测试的问题。
本实用新型所提供的技术方案是：一种JTAG边界扫描测试电路，包括由JTAG控制器、CPLD、CPU和外围设备组成的环形串接链路，所述JTAG控制器、CPLD、CPU、外围设备之间依次连接，还包括设置在所述CPLD和所述CPU之间线路上且当进行BSCAN测试时为所述CPU提供Power Management信号的Switch电路以及与所述Switch电路连接的BYPASS电路；
所述Switch电路还通过GPIO信号线与所述JTAG控制器连接。
作为一种改进的方案，所述Switch电路包括第一模拟开关芯片U7和第二模拟开关芯片U8，其中，所述第一模拟开关芯片U7和所述第二模拟开关芯片U8结构相同，且均设有引脚B0、引脚GND、引脚B1、引脚A、引脚VCC以及引脚S；
其中，所述第一模拟开关芯片U7的引脚S和所述第二模拟开关芯片U8的引脚S分别与所述TAG控制器对应连接；
所述第一模拟开关芯片U7的引脚A和所述第二模拟开关芯片U8的引脚A分别与所述CPU对应连接；
所述第一模拟开关芯片U7的引脚B0和所述第二模拟开关芯片U8的引脚B0分别与所述CPLD对应连接。
作为一种改进的方案，所述BYPASS电路包括第一BYPASS分支电路以及第二BYPASS分支电路；
所述第一BYPASS分支电路与所述第一模拟开关芯片U7的引脚B1连接；
所述第二BYPASS分支电路与所述第二模拟开关芯片U8的引脚B1连接。
作为一种改进的方案，所述第一BYPASS分支电路包括第一逻辑芯片U1、第二逻辑芯片U2以及第三逻辑芯片U3；
所述第一逻辑芯片U1、第二逻辑芯片U2以及第三逻辑芯片U3的结构相同，且均设有针脚B、针脚A、针脚GND、针脚VCC以及针脚Y；
所述第一逻辑芯片U1的针脚B连接P3V3 STBY PG输入端，所述第一逻辑芯片U1的针脚A连接P1V8 PCH STBY PG 1V8输入端，所述第一逻辑芯片U1的针脚GND接地，所述第一逻辑芯片U1的针脚VCC连接P3V3_STBY端，所述第一逻辑芯片U1的针脚Y与所述第二逻辑芯片U2的针脚B连接，所述第二逻辑芯片U2的针脚VCC连接P3V3_STBY端，所述第二逻辑芯片U2的针脚Y与所述第一模拟开关芯片U7的引脚B1连接，所述第二逻辑芯片U2的针脚GND与所述第三逻辑芯片U3的针脚Y连接，所述第三逻辑芯片U3的针脚VCC连接P3V3_STBY端，所述第三逻辑芯片U3的针脚B与PVNN PCH STBY PWRGD输入端连接，所述第三逻辑芯片U3的针脚A与P1V05 PCH STBY PG输入端连接，所述第三逻辑芯片U3的针脚GND接地。
作为一种改进的方案，所述第二BYPASS分支电路包括第四逻辑芯片U4、第五逻辑芯片U5以及第六逻辑芯片U6；
所述第四逻辑芯片U4、第五逻辑芯片U5以及第六逻辑芯片U6的结构相同，且均设有针脚B、针脚A、针脚GND、针脚VCC以及针脚Y；
所述第四逻辑芯片U4的针脚B连接PVDDQ PWRGD输入端，所述第四逻辑芯片U4的针脚A连接PVCCREF PG输入端，所述第四逻辑芯片U4的针脚GND接地，所述第四逻辑芯片U4的针脚VCC连接P3V3_STBY端，所述第四逻辑芯片U4的针脚Y与所述第五逻辑芯片U5的针脚B连接，所述第五逻辑芯片U5的针脚VCC连接P3V3_STBY端，所述第五逻辑芯片U5的针脚Y与所述第二模拟开关芯片U8的引脚B1连接，所述第五逻辑芯片U5的针脚GND与所述第六逻辑芯片U6的针脚Y连接，所述第六逻辑芯片U6的针脚VCC连接P3V3_STBY端，所述第六逻辑芯片U6的针脚B与PVCCRAM PWRGD输入端连接，所述第六逻辑芯片U6的针脚A与PVCC AVRRDY输入端连接，所述第六逻辑芯片U6的针脚GND接地。
作为一种改进的方案，所述CPLD与所述CPU之间、所述CPLD与所述JTAG控制器之间、所述JTAG控制器与所述外围设备之间、所述外围设备与所述CPU之间均通过引脚TDI和引脚TDO连接。
在本实用新型中，JTAG边界扫描测试电路包括由JTAG控制器、CPLD、CPU和外围设备组成的环形串接链路，该JTAG控制器、CPLD、CPU、外围设备之间依次连接，其还包括设置在CPLD和CPU之间线路上且当进行BSCAN测试时为所述CPU提供Power Management信号的Switch电路以及与Switch电路连接的BYPASS电路；Switch电路还通过GPIO信号线与JTAG控制器连接，从而实现对CPLD和CPU之间引脚互联测试的覆盖，提高测试效率，而且降低引脚焊接不良率。
附图说明
为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1是本实用新型提供的JTAG边界扫描测试电路的示意图；
图2是本实用新型提供的Switch电路的示意图；
图3是本实用新型提供的第一BYPASS分支电路的示意图；
图4是本实用新型提供的第二BYPASS分支电路的示意图。
具体实施方式
下面将结合附图对本实用新型技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本实用新型的、技术方案，因此只作为示例，而不能以此来限制本实用新型的保护范围。
图1是本实用新型提供的JTAG边界扫描测试电路的示意图，为了便于说明，图中仅给出了与本实用新型相关的部分。
JTAG边界扫描测试电路包括由JTAG控制器、CPLD、CPU和外围设备组成的环形串接链路，所述JTAG控制器、CPLD、CPU、外围设备之间依次连接，还包括设置在所述CPLD和所述CPU之间线路上且当进行BSCAN测试时为所述CPU提供Power Management信号的Switch电路以及与所述Switch电路连接的BYPASS电路；
所述Switch电路还通过GPIO信号线与所述JTAG控制器连接。
在该实施例中，CPLD与所述CPU之间、所述CPLD与所述JTAG控制器之间、所述JTAG控制器与所述外围设备之间、所述外围设备与所述CPU之间均通过引脚TDI和引脚TDO连接。
在本实用新型中，该JTAG边界扫描测试电路的工作过程为：
(1)正常工作时，CPLD负责CPU正常工作的上电时序，与CPU之间的通信，GPIO状态检测等；
(2)当进行BSCAN测试时，由于CPLD进入BSCAN模式后会导致控制CPU的PowerManagement信号引脚状态不可控，导致CPU出现掉电，无法完成整个链路的BSCAN测试。
(3)当进行BSCAN测试时，JTAG控制器通过GPIO切换Switch电路，PowerManagement信号从单独设计的BYPASS电路提供，此时即便CPLD的Power Management引脚不受控制，也不会影响整个CPU的电源掉电，从而完成整个链路上的BSCAN测试。
在本实用新型中，如图2所示，所述Switch电路包括第一模拟开关芯片U7和第二模拟开关芯片U8，其中，所述第一模拟开关芯片U7和所述第二模拟开关芯片U8结构相同，且均设有引脚B0、引脚GND、引脚B1、引脚A、引脚VCC以及引脚S；
其中，所述第一模拟开关芯片U7的引脚S和所述第二模拟开关芯片U8的引脚S分别与所述TAG控制器对应连接；
所述第一模拟开关芯片U7的引脚A和所述第二模拟开关芯片U8的引脚A分别与所述CPU对应连接；
所述第一模拟开关芯片U7的引脚B0和所述第二模拟开关芯片U8的引脚B0分别与所述CPLD对应连接。
其中，该第一模拟开关芯片U7和第二模拟开关芯片U8的型号为SN74LVC1G3157DRYR，当然也可以采用其他型号，在此不用以限制本实用新型。
在本实用新型中，结合图3和图4所示，该BYPASS电路包括第一BYPASS分支电路以及第二BYPASS分支电路；
所述第一BYPASS分支电路与所述第一模拟开关芯片U7的引脚B1连接；
所述第二BYPASS分支电路与所述第二模拟开关芯片U8的引脚B1连接；
其中，如图3所示，第一BYPASS分支电路包括第一逻辑芯片U1、第二逻辑芯片U2以及第三逻辑芯片U3；
所述第一逻辑芯片U1、第二逻辑芯片U2以及第三逻辑芯片U3的结构相同，且均设有针脚B、针脚A、针脚GND、针脚VCC以及针脚Y；
所述第一逻辑芯片U1的针脚B连接P3V3 STBY PG输入端，所述第一逻辑芯片U1的针脚A连接P1V8 PCH STBY PG 1V8输入端，所述第一逻辑芯片U1的针脚GND接地，所述第一逻辑芯片U1的针脚VCC连接P3V3_STBY端，所述第一逻辑芯片U1的针脚Y与所述第二逻辑芯片U2的针脚B连接，所述第二逻辑芯片U2的针脚VCC连接P3V3_STBY端，所述第二逻辑芯片U2的针脚Y与所述第一模拟开关芯片U7的引脚B1连接，所述第二逻辑芯片U2的针脚GND与所述第三逻辑芯片U3的针脚Y连接，所述第三逻辑芯片U3的针脚VCC连接P3V3_STBY端，所述第三逻辑芯片U3的针脚B与PVNN PCH STBY PWRGD输入端连接，所述第三逻辑芯片U3的针脚A与P1V05 PCH STBY PG输入端连接，所述第三逻辑芯片U3的针脚GND接地；
如图4所示，第二BYPASS分支电路包括第四逻辑芯片U4、第五逻辑芯片U5以及第六逻辑芯片U6；
所述第四逻辑芯片U4、第五逻辑芯片U5以及第六逻辑芯片U6的结构相同，且均设有针脚B、针脚A、针脚GND、针脚VCC以及针脚Y；
所述第四逻辑芯片U4的针脚B连接PVDDQ PWRGD输入端，所述第四逻辑芯片U4的针脚A连接PVCCREF PG输入端，所述第四逻辑芯片U4的针脚GND接地，所述第四逻辑芯片U4的针脚VCC连接P3V3_STBY端，所述第四逻辑芯片U4的针脚Y与所述第五逻辑芯片U5的针脚B连接，所述第五逻辑芯片U5的针脚VCC连接P3V3_STBY端，所述第五逻辑芯片U5的针脚Y与所述第二模拟开关芯片U8的引脚B1连接，所述第五逻辑芯片U5的针脚GND与所述第六逻辑芯片U6的针脚Y连接，所述第六逻辑芯片U6的针脚VCC连接P3V3_STBY端，所述第六逻辑芯片U6的针脚B与PVCCRAM PWRGD输入端连接，所述第六逻辑芯片U6的针脚A与PVCC AVRRDY输入端连接，所述第六逻辑芯片U6的针脚GND接地。
在该实施例中，上述第一逻辑芯片U1、第二逻辑芯片U2、第三逻辑芯片U3、第四逻辑芯片U4、第五逻辑芯片U5以及第六逻辑芯片U6的型号均可采用74LVC1G08GW。
在本实用新型中，JTAG边界扫描测试电路包括由JTAG控制器、CPLD、CPU和外围设备组成的环形串接链路，该JTAG控制器、CPLD、CPU、外围设备之间依次连接，其还包括设置在CPLD和CPU之间线路上且当进行BSCAN测试时为所述CPU提供Power Management信号的Switch电路以及与Switch电路连接的BYPASS电路；Switch电路还通过GPIO信号线与JTAG控制器连接，从而实现对CPLD和CPU之间引脚互联测试的覆盖，提高测试效率，而且降低引脚焊接不良率。
以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围，其均应涵盖在本实用新型的权利要求和说明书的范围当中。
Claims (6)
1.一种JTAG边界扫描测试电路，包括由JTAG控制器、CPLD、CPU和外围设备组成的环形串接链路，所述JTAG控制器、CPLD、CPU、外围设备之间依次连接，其特征在于，还包括设置在所述CPLD和所述CPU之间线路上且当进行BSCAN测试时为所述CPU提供Power Management信号的Switch电路以及与所述Switch电路连接的BYPASS电路；
所述Switch电路还通过GPIO信号线与所述JTAG控制器连接。
2.根据权利要求1所述的JTAG边界扫描测试电路，其特征在于，所述Switch电路包括第一模拟开关芯片U7和第二模拟开关芯片U8，其中，所述第一模拟开关芯片U7和所述第二模拟开关芯片U8结构相同，且均设有引脚B0、引脚GND、引脚B1、引脚A、引脚VCC以及引脚S；
其中，所述第一模拟开关芯片U7的引脚S和所述第二模拟开关芯片U8的引脚S分别与所述TAG控制器对应连接；
所述第一模拟开关芯片U7的引脚A和所述第二模拟开关芯片U8的引脚A分别与所述CPU对应连接；
所述第一模拟开关芯片U7的引脚B0和所述第二模拟开关芯片U8的引脚B0分别与所述CPLD对应连接。
3.根据权利要求2所述的JTAG边界扫描测试电路，其特征在于，所述BYPASS电路包括第一BYPASS分支电路以及第二BYPASS分支电路；
所述第一BYPASS分支电路与所述第一模拟开关芯片U7的引脚B1连接；
所述第二BYPASS分支电路与所述第二模拟开关芯片U8的引脚B1连接。
4.根据权利要求3所述的JTAG边界扫描测试电路，其特征在于，所述第一BYPASS分支电路包括第一逻辑芯片U1、第二逻辑芯片U2以及第三逻辑芯片U3；
所述第一逻辑芯片U1、第二逻辑芯片U2以及第三逻辑芯片U3的结构相同，且均设有针脚B、针脚A、针脚GND、针脚VCC以及针脚Y；
所述第一逻辑芯片U1的针脚B连接P3V3 STBY PG输入端，所述第一逻辑芯片U1的针脚A连接P1V8 PCH STBY PG 1V8输入端，所述第一逻辑芯片U1的针脚GND接地，所述第一逻辑芯片U1的针脚VCC连接P3V3_STBY端，所述第一逻辑芯片U1的针脚Y与所述第二逻辑芯片U2的针脚B连接，所述第二逻辑芯片U2的针脚VCC连接P3V3_STBY端，所述第二逻辑芯片U2的针脚Y与所述第一模拟开关芯片U7的引脚B1连接，所述第二逻辑芯片U2的针脚GND与所述第三逻辑芯片U3的针脚Y连接，所述第三逻辑芯片U3的针脚VCC连接P3V3_STBY端，所述第三逻辑芯片U3的针脚B与PVNN PCH STBY PWRGD输入端连接，所述第三逻辑芯片U3的针脚A与P1V05PCH STBY PG输入端连接，所述第三逻辑芯片U3的针脚GND接地。
5.根据权利要求3所述的JTAG边界扫描测试电路，其特征在于，所述第二BYPASS分支电路包括第四逻辑芯片U4、第五逻辑芯片U5以及第六逻辑芯片U6；
所述第四逻辑芯片U4、第五逻辑芯片U5以及第六逻辑芯片U6的结构相同，且均设有针脚B、针脚A、针脚GND、针脚VCC以及针脚Y；
所述第四逻辑芯片U4的针脚B连接PVDDQ PWRGD输入端，所述第四逻辑芯片U4的针脚A连接PVCCREF PG输入端，所述第四逻辑芯片U4的针脚GND接地，所述第四逻辑芯片U4的针脚VCC连接P3V3_STBY端，所述第四逻辑芯片U4的针脚Y与所述第五逻辑芯片U5的针脚B连接，所述第五逻辑芯片U5的针脚VCC连接P3V3_STBY端，所述第五逻辑芯片U5的针脚Y与所述第二模拟开关芯片U8的引脚B1连接，所述第五逻辑芯片U5的针脚GND与所述第六逻辑芯片U6的针脚Y连接，所述第六逻辑芯片U6的针脚VCC连接P3V3_STBY端，所述第六逻辑芯片U6的针脚B与PVCCRAM PWRGD输入端连接，所述第六逻辑芯片U6的针脚A与PVCC AVRRDY输入端连接，所述第六逻辑芯片U6的针脚GND接地。
6.根据权利要求1所述的JTAG边界扫描测试电路，其特征在于，所述CPLD与所述CPU之间、所述CPLD与所述JTAG控制器之间、所述JTAG控制器与所述外围设备之间、所述外围设备与所述CPU之间均通过引脚TDI和引脚TDO连接。
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