CN210535351U

CN210535351U - Spdif发送控制器、fpga芯片及电子设备

Info

Publication number: CN210535351U
Application number: CN201921117903.2U
Authority: CN
Inventors: 葛庆国
Original assignee: Shanghai Xianji Semiconductor Technology Co ltd
Current assignee: Shanghai Xianji Semiconductor Technology Co ltd
Priority date: 2019-07-17
Filing date: 2019-07-17
Publication date: 2020-05-15
Anticipated expiration: 2029-07-17

Abstract

本实用新型公开了一种SPDIF发送控制器、FPGA芯片及电子设备，通过时序控制电路、数据打包处理电路、BMC编码电路、帧头插入电路和并串转换电路地相互配合完成数据地处理，并且通过采用并串转换电路降低一倍内部工作时钟，实现SPDIF数据打包和BMC编码控制输出，保证了数据传输过程中功耗低、资源消耗少，并且容易移植。

Description

SPDIF发送控制器、FPGA芯片及电子设备

技术领域

本实用新型涉及音频传输技术领域，尤其涉及一种SPDIF发送控制器、FPGA芯片及电子设备。

背景技术

SPDIF(Sony/Philips Digital Interface Format)是一种数字音频传输接口，普遍使用光纤和同轴线输出，将音频信号输出值解码器上，能保持高保真度的输出结果，广泛应用在DTS(Digital Theatre System，数字化影院系统)。

传统的SPDIF发送控制器中，多通过硬件方式实现，导致软件移植性差且硬件和软件均不便于升级，并且整体在数据传输过程中功耗较高，需要的资源消耗大，不利于数据地传输。

实用新型内容

本实用新型实施例提供一种SPDIF发送控制器、FPGA芯片及电子设备，以解决数据传输过程中功耗较高，需要的资源消耗大的问题。

一种SPDIF发送控制器，包括时序控制电路、数据打包处理电路、BMC编码电路、帧头插入电路和并串转换电路；

所述时序控制电路用于产生时序信号，并将所述时序信号发送至数据打包处理电路和帧头插入电路中；

所述数据打包处理电路用于获取输入数据，并且根据所述时序信号对所述输入数据进行打包处理，得到封装数据，并将所述封装数据发送至所述BMC编码电路；

所述BMC编码电路用于根据所述时序信号对所述封装数据进行编码处理，得到双路编码数据；

所述帧头插入电路用于产生帧头数据，并且根据所述时序信号将所述帧头数据插入到双路编码数据中；

所述并串转换电路用于对插入帧头数据的双路编码数据进行并串转化，得到输出数据。

进一步地，所述时序信号包括定时信号和控制信号。

进一步地，所述控制信号包括有效标识、用户位、信道状态位和同位检查位。

进一步地，所述定时信号包括块定时信号、左通道定时信号和右通道定时信号。

进一步地，所述SPDIF发送控制的器音频采样率支持8khz～192Khz范围，音频数据位宽支持16bit～24bit的范围。

进一步地，所述时序控制电路包括时序信号产生器。

进一步地，所述并串转换电路包括移位寄存器或者回转选择器。

一种FPGA芯片，所述FPGA芯片包括上述SPDIF发送控制器。

一种电子设备，所述电子设备包括上述FPGA芯片。

上述SPDIF发送控制器、FPGA芯片及电子设备中，通过时序控制电路、数据打包处理电路、BMC编码电路、帧头插入电路和并串转换电路地相互配合完成数据地处理，并且通过采用并串转换电路降低一倍内部工作时钟，实现SPDIF数据打包和BMC编码控制输出，保证了数据传输过程中功耗低、资源消耗少，并且容易移植。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的SPDIF接收控制器的示意图；

图2是本实用新型另一实施例提供的FPGA芯片的示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

以下请参照图1至图2对本实用新型的实现进行详细的描述：

图1示出了本实用新型一实施例所提供的SPDIF发送控制器的电路结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

该SPDIF发送控制器100包括时序控制电路101、数据打包处理电路102、BMC编码电路103、帧头插入电路104和并串转换电路105。

所述时序控制电路101与所述数据打包处理电路102、BMC编码电路103以及帧头插入电路104均连接。所述数据打包处理电路102和所述BMC编码电路103连接。所述BMC编码电路103和所述帧头插入电路104连接。所述并串转换电路105连接所述BMC编码电路103和所述帧头插入电路104。

所述时序控制电路101用于产生时序信号，并将所述时序信号发送至数据打包处理电路102和帧头插入电路104中。可选地，该时序控制电路101可以通过时序信号产生器构成，即该时序控制电路101包括时序信号产生器。具体地，时序信号产生器由时钟源、环形脉冲发生器、节拍脉冲和读写时序译码逻辑、启停控制逻辑等部分组成。具体地，时序控制电路101根据不同协议规定的帧的格式来产生需要的时序信号。例如，SPDIF协议。SPDIF块由192个帧组成，每个帧由2个子帧组成，分为Channel A与Channel B两个声道，分别对应左右声道，子帧数据长度为32bit，包含帧头(Preamble)、辅助数据(Aux.Data)、音频数据(AudioData)以及四个位的信息与检查码。也就是说，一个子帧为32bits，也就4Bytes，而一个Frame为8Bytes，而一个Block为192x 8＝1536Bytes，而每个Block总共可以传递192个双声道Sample。

子帧由帧头(Preamble)、辅助数据(Aux.Data)、音频数据(Audio Data)、有效标识(Validity bit)、用户位(User bit)、信道状态位(Channel Status bit)、同位检查位(Parity bit)组成。

可选地，该时序信号包括定时信号和控制信号。时序控制电路101产生时序信号之后，将时序信号发送至数据打包处理电路102和帧头插入电路104。

所述数据打包处理电路102用于获取输入数据，并且根据所述时序信号对所述输入数据进行打包处理，得到封装数据，并将所述封装数据发送至所述BMC编码电路103。

输入数据为客户端或者其他终端输入到该SPDIF发送控制器10的数据。例如，该输入数据可以为音频数据。数据打包处理电路102在获取到输入数据之后，根据时序控制电路101发送过来的时序信号对所述输入数据进行打包处理。具体地，数据打包处理电路102将输入数据和时序信号按照具体协议的帧格式要求组装起来，得到封装数据，并将所述封装数据发送至所述BMC编码电路103。

所述BMC编码电路103用于根据所述时序信号对所述封装数据进行编码处理，得到双路编码数据。

双相符号编码(Biphase Mark Code)，简称BMC，属于一种相位调制(phasemodulation)的编码方法，是将时钟信号和数据信号混合在一起传输的编码方法。其原理为当数据为1的时，在其时钟周期内转变一次电位(0->1或1->0)让数据变成两个不同电位的数据，变成10或01，而当数据为0时则不转变电位，变成11或00。同时每一个位开头的电平与前一个位结尾电平要不同。

本BMC编码电路103根据时序控制电路101提供的时序信号对封装数据做一路到两路的编码处理，得到双路编码数据。示例性地，若数据为1，输出10或01，数据为0时，输出11或00。

所述帧头插入电路104用于产生帧头数据，并且根据所述时序信号将所述帧头数据插入到双路编码数据中。可选地，该帧头插入电路104可以通过时序信号产生器构成。具体地，时序信号产生器由时钟源、环形脉冲发生器、节拍脉冲和读写时序译码逻辑、启停控制逻辑等部分组成。

SPDIF协议中的数据中，帧头数据主要有三种组态，左通道子帧A、右通道子帧B和起始子帧C。以下分别用X、Y、Z表示该左通道子帧A、右通道子帧B和起始子帧Z。示例性地，左通道子帧A、右通道子帧B和起始子帧C可以表示为：

X：编码11101000或00010111；

Y：编码11100010或00011101；

Z：编码11100100或00011011。

帧头插入电路104就是产生上述帧头数据，并且根据所述时序信号将所述帧头数据插入到双路编码数据中。

所述并串转换电路105用于对插入帧头数据的双路编码数据进行并串转化，得到输出数据。

该并串转换电路105完成对BMC编码和插入帧头数据后的双路编码数据进行并串转换，实现了数据的串行输出。可选地，该并串转换电路105可以通过移位寄存器或者回转选择器来实现。具体地，若回转选择器来实现，可以为：并行数据被同时送达多路数据选择器的输入端，通过计数器不断地改变数据选择器的地址端选择所要输出的数据位，从而使并行输入的数据串行的输出。

在本实施例中，该SPDIF发送控制器通过时序控制电路、数据打包处理电路、BMC编码电路、帧头插入电路和并串转换电路地相互配合完成数据地处理，并且通过采用并串转换电路降低一倍内部工作时钟，实现SPDIF数据打包和BMC编码控制输出，保证了数据传输过程中功耗低、资源消耗少，并且容易移植。

进一步地，通过云软件调用该控制器后，该SPDIF发送控制器可进行综合、布局布线适用到GW1N、GW1NS、GW1NZ、GW2A、GW2AR等系列FPGA产品，具有良好的代码移植和通用性。

进一步地，作为本实用新型一优选实施方式，所述控制信号包括有效标识、用户位、信道状态位和同位检查位。

其中，有效位(Validity Bit)用于判断这一个子帧内的数据是不是正确，如果设定为0，代表此子帧内的数据是正确可被接收的，反之如果设定为1，则代表接收端应该忽略此组子帧。

用户位(User Bit)为用户自行定义的位，每组Sample传送一位，直到192组Sample传完后组成192位的信息，两声道各自有一组192位的使用者信息。

信道状态位(Channel Status Bit)与用户位一样，每组Sample传送一位，最后组成两声道各自一组192位的信道状态信息(Channel Status)。这个192位信道状态信息分为专业(Professional)与一般家用(Consumer)两种不同的结构，以第一个位决定，设为1的时后为Professional模式，设为0的时后为Consumer模式。

同位检查位(Parity Bit)是用来判别是否有奇数个位是发生错误，是一种简便错误检查方法。

进一步地，作为本实用新型一优选实施方式，所述定时信号包括块定时信号、左通道定时信号和右通道定时信号。

优选地，所述帧头数据包括帧头编码信号、左通道编码信号和右通道编码信号。

在这个实施方式中，所述根据所述定时信号将所述帧头数据插入到双路编码数据中，包括：

当块定时信号触发时，在双路编码数据中插入帧头编码信号；

当右通道定时信号触发时，在双路编码数据中插入右通道编码信号；

当左通道定时信号触发时，在双路编码数据中插入左通道编码信号。

其中，帧头编码信号为上述提及的起始子帧C，左通道编码信号为上述提及的左通道子帧A，右通道编码信号为上述提及的右通道子帧B。

在本实施例中，通过对应的信号触发时来实现对不同编码信号的插入，保证了帧头数据插入的高效和准确。

进一步地，作为本实用新型一优选实施方式，所述SPDIF发送控制的器音频采样率支持8khz～192Khz范围，音频数据位宽支持16bit～24bit的范围。

进一步地，本实用新型还提供一种FPGA芯片300，该FPGA芯片300包括SPDIF发送控制器100。进一步地，如图2所示，FPGA芯片300还包括内存控制器200。需要说明的是，由于本实用新型实施例所提供的FPGA芯片300中的SPDIF发送控制器1和图1所示的SPDIF发送控制器相同，因此，本实用新型实施例所提供的FPGA芯片300中的SPDIF发送控制器100的具体工作原理，可参考前述关于图1的详细描述，此处不再赘述。

进一步地，本实用新型还提供了一种电子设备，该电子设备包括FPGA芯片。需要说明的是，由于本实用新型实施例所提供的电子设备中的FPGA芯片300所包括的SPDIF发送控制器100和图1所示出的SPDIF发送控制器100相同，因此，本实用新型实施例所提供的电子设备中的FPGA芯片300的具体工作原理，可参考前述关于图1的详细描述，此处不再赘述。

以上所述实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围，均应包含在本实用新型的保护范围之内。

Claims

1.一种SPDIF发送控制器，其特征在于，包括时序控制电路、数据打包处理电路、BMC编码电路、帧头插入电路和并串转换电路；

所述时序控制电路用于产生时序信号，并将所述时序信号发送至数据打包处理电路、BMC编码电路和帧头插入电路中；

2.如权利要求1所述的SPDIF发送控制器，其特征在于，所述时序信号包括定时信号和控制信号。

3.如权利要求2所述的SPDIF发送控制器，其特征在于，所述控制信号包括有效标识、用户位、信道状态位和同位检查位。

4.如权利要求2所述的SPDIF发送控制器，其特征在于，所述定时信号包括块定时信号、左通道定时信号和右通道定时信号。

5.如权利要求4所述的SPDIF发送控制器，其特征在于，所述帧头数据包括帧头编码信号、左通道编码信号和右通道编码信号。

6.如权利要求1所述的SPDIF发送控制器，其特征在于，所述SPDIF发送控制的器音频采样率支持8khz～192Khz范围，音频数据位宽支持16bit～24bit的范围。

7.如权利要求1所述的SPDIF发送控制器，其特征在于，所述时序控制电路包括时序信号产生器。

8.如权利要求1所述的SPDIF发送控制器，其特征在于，所述并串转换电路包括移位寄存器或者回转选择器。

9.一种FPGA芯片，其特征在于，所述FPGA芯片包括如权利要求1至8任一项所述的SPDIF发送控制器。

10.一种电子设备，其特征在于，所述电子设备包括如权利要求9所述的FPGA芯片。