CN210270870U - 一种用于服务器开机debug的装置 - Google Patents

Abstract

本申请公开了一种用于服务器开机debug的装置，该装置包括：可编程ASIC芯片和显示器，可编程ASIC芯片中设置有第一SGPIO接口和第二SGPIO接口，可编程ASIC芯片通过第一SGPIO接口与服务器主板上各电源的VR连接，可编程ASIC芯片通过第二SGPIO接口与显示器连接，可编程ASIC芯片还与服务器主板上PCH的LPC接口连接。该装置通过设置一可编程ASIC芯片，能够快速简单地获取开机故障原因，有利于提高服务器开机debug的准确性和稳定性。

Description

一种用于服务器开机debug的装置

技术领域

本申请涉及服务器故障检测技术领域，特别是涉及一种用于服务器开机debug(调试，除错)的装置。

背景技术

在服务器生产完毕之后需要对其进行开机测试，随着服务器平台架构的发展壮大，服务器中芯片的种类也越来越复杂化，使得服务器主板中线路的设计也越来越复杂，因此，在服务器开机测试中经常会遇到无法正常开机的现象，这就需要对服务器开机进行debug。

目前对服务器开机过程进行debug的设备通常是三用电表、示波器和FPC(Flexible Printed Circuit，柔性印刷电路板)线缆。其中，三用电表和示波器用于排查硬件故障，FPC线缆用于连接服务器主板的PCH(Platform Controller Hub，Intel公司的集成南桥)来排查软件故障。具体地，先确定是否为硬件故障，硬件工程师首先利用三用电表从Board File中查找需要测量的电源位置，然后再用三用电表测量服务器主板上各种电源的电压准位是否正确；如果电压准位正确，利用烙铁将单芯线焊接在被测电源上，采用示波器测量每个电源的上电时序是否符合Intel平台规范中所定义的顺序，如果电源的上电时序符合Platform规范中所定义的顺序，则排除硬件故障。然后利用FPC 线缆连接PCH的LPC(Low Pin Count，低脚位计数)接口，将PCH的LPC接口导出的数据与BIOS(Basic InputOutput System，基本输入输出系统)厂商提供的代码表进行比对，确认是否为软件故障以及软件故障的具体情况，从而完成服务器开机debug。

然而，目前对服务器开机过程进行debug的设备中，从Board File(印刷电路板布局档案)中查找需要测量的电源位置时，由于服务器架构中零件的设置比较密集，三用电表的探测棒有时会无法接触到零件或者PAD(锡垫)，从而导致无法判断各电源的电压准位或者导致判断结果不够准确。而且，由于服务器架构的空间有限，在利用示波器测量上电时序时，通常会导致烙铁将无法将单芯线焊接在被测零件上，进而无法测量上电时序或者导致测量结果不够准确。另外，在进行软件debug时，目前对服务器开机过程进行debug的设备中只能使用FPC线缆，而FPC线缆插拔非常不方便且容易产生破损，也会导致测量准确性不够高。

实用新型内容

本申请提供了一种用于服务器开机debug的装置，以解决现有技术中对服务器开机过程进行debug的设备测量准确性和稳定性不够高问题。

为了解决上述技术问题，本申请实施例公开了如下技术方案：

一种用于服务器开机debug的装置，所述装置包括：可编程ASIC(ApplicationSpecific Integrated Circuit，专用集成电路)芯片和显示器，所述可编程ASIC芯片中设置有第一SGPIO(Serial General Purpose Input/Output，通用串行I/O端口)接口和第二SGPIO接口，所述可编程ASIC芯片通过所述第一SGPIO接口与服务器主板上各电源的VR连接，所述可编程ASIC芯片通过所述第二SGPIO接口与所述显示器连接，所述可编程ASIC芯片还与服务器主板上PCH的LPC接口连接。

可选地，所述可编程ASIC芯片通过第二SGPIO接口与服务器主板上各电源VR的Enable引脚以及Power good引脚连接。

可选地，所述显示器为七段显示器。

可选地，所述可编程ASIC芯片包括：CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)或FPGA(Field-Programmable Gate Array，现场可编程门阵列)。

可选地，所述CPLD中设置有BCD(Binary-Coded Decimal，二进码十进数或二-十进制代码)解码模块。

本申请的实施例提供的技术方案可以包括以下有益效果：

本申请提供一种用于服务器开机debug的装置，该装置主要包括一可编程ASIC芯片和一显示器，且可编程ASIC芯片设置有第一SGPIO接口和第二SGPIO接口，可编程 ASIC芯片通过第一SGPIO接口与服务器主板上各电源的VR连接，可编程ASIC芯片通过所述第二SGPIO接口与显示器连接，可编程ASIC芯片还与服务器主板上PCH的LPC接口连接。通过这种结构设置，使得可编程ASIC芯片能够获取到服务器主板中各电源的开机时序信息以及服务器系统中BIOS Post Code的信息，然后通过第二SGPIO接口将这些信息传输至显示器。本实施例采用可编程ASIC芯片，能够更加稳定而准确地采集服务器主板上的相关硬件信息和软件信息，并通过第二SGPIO接口呈现至显示器上，从而避免人工将单芯线焊接在被测零件上，有利于提高开机debug的准确性和稳定性。而且仅通过一个ASIC芯片，即可获取服务器开机相关信息，这种结构相比于现有技术设置更加简单，操作更加方便，有利于快速获取开机故障原因。另外，本实施例中第一SGPIO 接口和第二SGPIO接口兼容性强，可连接的线缆种类较多，因此可以选择各种不易损坏的线材，而不必局限于FPC线缆，有利于进一步提高开机debug的准确性和稳定性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例所提供的一种用于服务器开机debug的装置的结构示意图；

图2为本申请实施例中CPLD根据SGPIO协议完成一个指令传输的时序示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

为了更好地理解本申请，下面结合附图来详细解释本申请的实施方式。

参见图1，图1为本申请实施例所提供的一种用于服务器开机debug的装置的结构示意图。图1中虚线框内为该装置，由图1可知，本实施例中用于服务器开机debug的装置主要包括两部分：可编程ASIC芯片和显示器，且可编程ASIC芯片中设置有第一SGPIO接口和第二SGPIO接口。其中，可编程ASIC芯片通过第一SGPIO接口与服务器主板上各电源的VR连接，用于获取服务器主板中各电源的开机时序。可编程ASIC芯片与服务器主板上PCH的LPC接口连接，用于获取服务器系统中BIOS Post Code的信息。可编程ASIC芯片通过第二SGPIO接口与显示器连接，用于将获取到的BIOS Post Code 信息和各电源的开机时序信息，通过第二SGPIO接口从可编程ASIC芯片传输到显示器上，工作人员只需查看显示器即可获取服务器开机debug的相关信息。

本实施例中第一SGPIO接口和第二SGPIO接口的设置，能够准确而及时地将ASIC芯片获取的信息传输至显示器。而且，由于SGPIO接口兼容性较高，能够连接多种类型的线缆，可以连接高可靠性、不易损坏的线缆，因此，第一SGPIO接口和第二SGPIO接口的设置，有利于进一步提高服务器开机debug的准确性和稳定性。

进一步地，本实施例中可编程ASIC芯片通过第一SGPIO接口与服务器主板上各电源VR的Enable引脚以及Power good引脚连接。Enable信号由ASIC芯片发送给VR，当VR获取到Enable信号时才会转出电压，当VR转出电压成功时会发送Power good信号给ASIC芯片。因此，通过将ASIC芯片与服务器主板上各电源VR的Enable引脚以及 Power good引脚连接，能够获取服务器主板上各电源的开机时序以及VR是否正常转出电压，从而实现对服务器开机故障的检测。

本实施例中可编程ASIC芯片可以采用一CPLD或者一FPGA来实现。以CPLD为例，本实施例中用于服务器开机debug的装置将从PCH连接出来的LPC接口连接至CPLD，由于PCH可以通过LPC接口传输服务器BIOS的信息，因此通过CPLD能够获取到BIOS Post Code的信息。服务器主板上各电源的VR也连接至CPLD，从而能够发送Enable信号给 VR，且能够获取到各电源VR的Power good信号。CPLD获取到Power good信号之后，对这些信号进行编译，然后通过第二SGPIO接口将编译结果传输至外接的显示器中，工作人员通过显示器来解读目前的开机故障具体出现在什么地方，而不需要查找Board File上的电源位置以及焊接时间等信息，也不必在主板上将单芯线焊接到被测零件上，从而提高服务器开机debug的准确性和检查效率。由于能够避免焊接工操作，还能够避免对服务器主板的损坏，有利于保护服务器主板。

CPLD中设置有BCD解码模块，本实施例中CPLD对其所采集到的信号进行编译的方法为CPLD的常规功能，主要是对所采集的信号进行解译并变成一个逻辑判断式。例如：如果利用CPLD来判断硬件故障，则可以在CPLD中设置：在硬件的第一个上电时序电源 Powergood信号传输至CPLD时，显示为1；在硬件的第二个上电时序电源Power good 信号传输至CPLD时，显示为2；以此类推，直到对当前硬件的所有上电时序进行编号。

如果利用CPLD来判断软件故障，可以利用CPLD来显示BIOS Post Code信息的传输过程，例如：可以显示BIOS Post Code信息已经传输至哪个阶段。具体地，以16位指令为例，当CPLD接收到PCH或者VR传送来的信号之后，按照如下表1所示的协议进行BCD解码之后再传输至显示器。其中，BCD编码表详见如下表2。

表1

表2

本实施例中显示器采用七段显示器，该显示器结构简单、连接方便，有利于清晰显示检测结果，还便于整个装置的推广使用。

以16位指令为例，本实施例中CPLD用于判断软件故障时，采用仿真SGPIO协议的方法将CPLD中的信息依次传输至显示器中。CPLD按照SGPIO协议传输信息的时序图可以参见图2，由图2可知，本实施例中CPLD发送指令的过程为：首先拉低LOAD讯号，在CLK信号送出16个频率的过程中，根据七段显示器DIN角的次序依次把16位的指令传输至显示器中，传输完毕后拉高LOAD讯号，即可完成一个指令的传输。利用CPLD与服务器主板上各电源VR的连接，先确认各VR的上电时序是否正确，当各VR的上电时序都正确后，然后利用CPLD与服务器主板上PCH的LPC接口的连接，获取PCH通过LPC 接口传输的BIOS数据，从而确定软件故障出现在BIOS Post Code信息传输过程的哪个阶段。

本实施例中ASIC芯片采用FPGA来实现时，其工作原理与CPLD工作原理相同，在此不再赘述。

以上所述仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种用于服务器开机debug的装置，其特征在于，所述装置包括：可编程ASIC芯片和显示器，所述可编程ASIC芯片中设置有第一SGPIO接口和第二SGPIO接口，所述可编程ASIC芯片通过所述第一SGPIO接口与服务器主板上各电源的VR连接，所述可编程ASIC芯片通过所述第二SGPIO接口与所述显示器连接，所述可编程ASIC芯片还与服务器主板上PCH的LPC接口连接。

2.根据权利要求1所述的一种用于服务器开机debug的装置，其特征在于，所述可编程ASIC芯片通过第二SGPIO接口与服务器主板上各电源VR的Enable引脚以及Power good引脚连接。

3.根据权利要求1所述的一种用于服务器开机debug的装置，其特征在于，所述显示器为七段显示器。

4.根据权利要求1所述的一种用于服务器开机debug的装置，其特征在于，所述可编程ASIC芯片包括：CPLD或FPGA。

5.根据权利要求4所述的一种用于服务器开机debug的装置，其特征在于，所述CPLD中设置有BCD解码模块。

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