CN210222749U - 一种基于NXP i.MX8MQ的核心板 - Google Patents
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Abstract
本实用新型公开了一种基于NXP i.MX8MQ的核心板，所述集成电路板上设置有控制模块、储存模块、内存模块、传输接头、电源，所述控制模块通过集成电路板分别与储存模块、内存模块、传输接头、电源数据连接，将系统中的CPU、储存、内存三大主要部件模块化，实现镶嵌式结构的工作，产品模块化之后，任何一个新的目标产品都只需要关心它自己特性相关的部分，而通用部分使用这个核心板即可，这样可以围绕具体应用和场景灵活的开发出与需求更密切的新产品且在核心板生产时可以去了很大一部分的基础设计工作，通过生产的效率。
Description
技术领域
本实用新型涉及电子元件领域，尤其是涉及一种基于NXP i.MX8MQ的核心板。
背景技术
现有技术中的核心板主要采用i.MX8M-DDR芯片做成一个整板网关，但是整板方案的通用性较差，对结构、接口、成本的适应性很差。举例如下：
(1)原产品尺寸为170mm*170mm，因目标产品结构的限制，最大可用尺寸是250mm*100mm。这时，原产品不能应用于目标产品。
(2)目标产品因为功能的定义，以及成本的要求，无需使用USB3.0等接口或设备，这时如果使用原产品，成本上不能满足要求。
(3)因为原产品已经定型，可扩展和迭代性就会比较差。这里如果有两个目标产品都需要使用i.MX8M-DDR，这时就需要全部重新设计两个目标产品。
实用新型内容
本实用新型为克服上述情况不足，旨在提供一种能解决上述问题的技术方案。
一种基于NXP i.MX8MQ的核心板，所述集成电路板上设置有控制模块、储存模块、内存模块、传输接头、电源，所述控制模块通过集成电路板分别与储存模块、内存模块、传输接头、电源数据连接。
作为本实用新型进一步的方案：所述控制芯片U9A采用型号为i.MX8M-DDR的控制芯片。
作为本实用新型进一步的方案：所述集成电路板采用型号为MT53B512M32D2NP-062WT的集成板。
作为本实用新型进一步的方案：所述控制模块内包括：控制芯片U9A，所述控制芯片U9A中第DRAM-DQ00脚至中第DRAM-DQ31脚与集成电路板中第DQ0-A脚至第DQ13-A脚分别对应连接；
所述控制芯片U9A中第CA0-A脚至中第CA5-A脚与集成电路板中第CA0-A脚至中第CA5-A脚分别对应连接；
所述控制芯片U9A中第CA0-B脚至中第CA5-B脚与集成电路板中第CA0-B脚至中第CA5-B脚分别对应连接；
所述控制芯片U9A中第DRAM-DM0脚与第DRAM-DM1脚与集成电路板中第DMI1-A脚与第DMI1-A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS0_P脚与第DRAM_DQS0_N1脚与集成电路板中第DQS0_t_A脚与第DQS0_c_A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS1_P脚与第DRAM_DQS1_N1脚与集成电路板中第DQS1_t_A脚与第DQS1_c_A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS2_P脚与第DRAM_DQS2_N1脚与集成电路板中第DQS2_t_A脚与第DQS21_c_A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS3_P脚与第DRAM_DQS3_N1脚与集成电路板中第DQS3_t_A脚与第DQS3_c_A脚分别对应连接；
所述控制芯片U9A中第CS0-B脚与第CS1-B脚与集成电路板中第CS0-B脚与第CS1-B脚分别对应连接；
所述控制芯片U9A中第CKE0-B脚与第CKE1-B脚与集成电路板中第CKE0-B脚与第CKE1-B脚分别对应连接；
所述控制芯片U9A中第CK-T-B脚与第CK-c-B脚与集成电路板中第CK-T-B脚与第CK-c-B脚分别对应连接。
作为本实用新型进一步的方案：所述储存模块内包括：储存芯片，所述储存芯片采用型号为eMMC/TF co-Layout的储存芯片。
与现有技术相比，本实用新型的有益效果是：将系统中的CPU、储存、内存三大主要部件模块化，实现镶嵌式结构的工作，产品模块化之后，任何一个新的目标产品都只需要关心它自己特性相关的部分，而通用部分使用这个核心板即可，这样可以围绕具体应用和场景灵活的开发出与需求更密切的新产品且在核心板生产时可以去了很大一部分的基础设计工作，通过生产的效率。
本实用新型的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本实用新型的模块结构示意图。
图2是本实用新型中控制芯片的电路结构示意图。
图3是本实用新型中集成电路板的电路结构示意图。
图4是本实用新型中储存芯片的结构示意图。
图5是本实用新型结构示意图。
具体实施方式
下面将对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
请参阅图1～5，本实用新型实施例中，一种基于NXP i.MX8MQ的核心板，所述集成电路板6上设置有控制模块1、储存模块2、内存模块3、传输接头4、电源5，所述控制模块1通过集成电路板6分别与储存模块2、内存模块3、传输接头4、电源5数据连接；
所述控制芯片U9A采用型号为i.MX8M-DDR的控制芯片。
所述集成电路板6采用型号为MT53B512M32D2NP-062WT的集成板。
所述控制模块1内包括：控制芯片U9A，所述控制芯片U9A中第DRAM-DQ00脚至中第DRAM-DQ31脚与集成电路板6中第DQ0-A脚至第DQ13-A脚分别对应连接；
所述控制芯片U9A中第CA0-A脚至中第CA5-A脚与集成电路板6中第CA0-A脚至中第CA5-A脚分别对应连接；
所述控制芯片U9A中第CA0-B脚至中第CA5-B脚与集成电路板6中第CA0-B脚至中第CA5-B脚分别对应连接；
所述控制芯片U9A中第DRAM-DM0脚与第DRAM-DM1脚与集成电路板6中第DMI1-A脚与第DMI1-A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS0_P脚与第DRAM_DQS0_N1脚与集成电路板6中第DQS0_t_A脚与第DQS0_c_A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS1_P脚与第DRAM_DQS1_N1脚与集成电路板6中第DQS1_t_A脚与第DQS1_c_A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS2_P脚与第DRAM_DQS2_N1脚与集成电路板6中第DQS2_t_A脚与第DQS21_c_A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS3_P脚与第DRAM_DQS3_N1脚与集成电路板6中第DQS3_t_A脚与第DQS3_c_A脚分别对应连接；
所述控制芯片U9A中第CS0-B脚与第CS1-B脚与集成电路板6中第CS0-B脚与第CS1-B脚分别对应连接；
所述控制芯片U9A中第CKE0-B脚与第CKE1-B脚与集成电路板6中第CKE0-B脚与第CKE1-B脚分别对应连接；
所述控制芯片U9A中第CK-T-B脚与第CK-c-B脚与集成电路板6中第CK-T-B脚与第CK-c-B脚分别对应连接。
所述储存模块2内包括：储存芯片，所述储存芯片采用型号为eMMC/TFco-Layout的储存芯片。
对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。
Claims (5)
1.一种基于NXP i.MX8MQ的核心板，其特征在于，所述集成电路板上设置有控制模块、储存模块、内存模块、传输接头、电源，所述控制模块通过集成电路板分别与储存模块、内存模块、传输接头、电源数据连接。
2.根据权利要求1所述的一种基于NXP i.MX8MQ的核心板，其特征在于，所述控制芯片U9A采用型号为i.MX8M-DDR的控制芯片。
3.根据权利要求1所述的一种基于NXP i.MX8MQ的核心板，其特征在于，所述集成电路板采用型号为MT53B512M32D2NP-062WT的集成板。
4.根据权利要求1所述的一种基于NXP i.MX8MQ的核心板，其特征在于，所述控制模块内包括：控制芯片U9A，所述控制芯片U9A中第DRAM-DQ00脚至中第DRAM-DQ31脚与集成电路板中第DQ0-A脚至第DQ13-A脚分别对应连接；
所述控制芯片U9A中第CA0-A脚至中第CA5-A脚与集成电路板中第CA0-A脚至中第CA5-A脚分别对应连接；
所述控制芯片U9A中第CA0-B脚至中第CA5-B脚与集成电路板中第CA0-B脚至中第CA5-B脚分别对应连接；
所述控制芯片U9A中第DRAM-DM0脚与第DRAM-DM1脚与集成电路板中第DMI1-A脚与第DMI1-A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS0_P脚与第DRAM_DQS0_N1脚与集成电路板中第DQS0_t_A脚与第DQS0_c_A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS1_P脚与第DRAM_DQS1_N1脚与集成电路板中第DQS1_t_A脚与第DQS1_c_A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS2_P脚与第DRAM_DQS2_N1脚与集成电路板中第DQS2_t_A脚与第DQS21_c_A脚分别对应连接；
所述控制芯片U9A中第DRAM_DQS3_P脚与第DRAM_DQS3_N1脚与集成电路板中第DQS3_t_A脚与第DQS3_c_A脚分别对应连接；
所述控制芯片U9A中第CS0-B脚与第CS1-B脚与集成电路板中第CS0-B脚与第CS1-B脚分别对应连接；
所述控制芯片U9A中第CKE0-B脚与第CKE1-B脚与集成电路板中第CKE0-B脚与第CKE1-B脚分别对应连接；
所述控制芯片U9A中第CK-T-B脚与第CK-c-B脚与集成电路板中第CK-T-B脚与第CK-c-B脚分别对应连接。
5.根据权利要求1所述的一种基于NXP i.MX8MQ的核心板，其特征在于，所述储存模块内包括：储存芯片，所述储存芯片采用型号为eMMC/TF co-Layout的储存芯片。
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