CN209913805U - 一种直流失调校准电路及高速串行链路接收机 - Google Patents

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车大志
郭嵩昊
刘恒
丁力
李芹
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Abstract

本实用新型公开了一种直流失调校准电路及高速串行链路接收机，其中，采用多路半速率高速判决器组、多路电压选择器、高精度电阻数模转换器阵列和数字状态机连接组成直流失调校准环路，数字状态机控制该高精度电阻数模转换器阵列产生扫描电压，扫描电压作为校准电压输入该多路半速率高速判决器组的高速数据判决器，数字状态机记录该高速数据判决器跳变时的该校准电压，并将多次该高速数据判决器跳变时的该校准电压取平均值，该数字状态机生成将该平均值作为高速数据判决器直流校准的校准电压的控制信号，并将控制信号传输给该高速数据判决器，解决了在高速数据传输系统中差分信号的直流失调的问题，提供了接收机的灵敏度和数据判决的可靠性。

Description

一种直流失调校准电路及高速串行链路接收机
技术领域
本实用新型涉及通信领域，具体而言，涉及一种直流失调校准电路及高速串行链路接收机。
背景技术
随着大数据、云计算和物联网走向规模应用，不断加速并推动着对更高速数据通信的需求。同时集成电路工艺不断进步，摩尔定律推动着晶体管的特征尺寸逼近3nm，使高速串行链路通信技术已广泛应用于新一代光通信和超大规模数据中心的背板及芯片间数据传输等场景中，并且其数据传输速率在近几年已从28Gbps提高至56Gbps，甚至更高。然而由于芯片封装上有限的高速输入/ 输出(input/output，简称为I/O)管脚，以及印制电路板(Printed Circuit Board，简称为PCB)上传输线的线长和过孔、差分不匹配、信道的趋肤效应和介质损耗以及芯片制造工艺带来的误差，传输的高速信号通常会因为直流漂移、串扰等效应导致数据判决出错，使误码率无法达到高速数据传输协议的要求。针对这种情况，需要在高速有线收发机中加入均衡功能，匹配和直流失配消除电路。
在实际应用中，在对高速数据传输的信号质量要求较高的的场合下，在其接收端嵌入直流失调消除功能是十分必须的。目前的直流失调校准技术主要有数字方式和模拟方式两种，传统的直流失调消除技术是利用高通滤波器先滤除信号的直流分量并重新通过直流电平产生技术重新为信号添加直流分量。但这种方法的缺陷在于依然无法消除由于温度，差分线路不匹配，芯片加工工艺带来的直流误差和晶体管本身的失配。
针对相关技术中，在高速数据传输系统中差分信号的直流失调问题，目前尚未提出有效的解决方案。
实用新型内容
针对相关技术中在高速数据传输系统中差分信号的直流失调的问题，本实用新型提供了一种直流失调校准电路及高速串行链路接收机，以至少解决上述问题。
根据本实用新型的一个方面，提供了一种直流失调校准电路，包括两级连续时间线性均衡器、可变增益放大器、多路半速率高速判决器组、多路电压选择器、数字状态机和高精度电阻数模转换器阵列；
所述两级连续时间线性均衡器为高速差分信号的输入端，连接奇偶两路所述可变增益放大器，其中，所述可变增益放大器用于调整所述高速差分信号的直流增益；
所述多路半速率高速判决器组与所述可变增益放大器连接，其中，所述高速差分信号的电压信号、参考判决电压和校准电压的输入所述多路半速率高速判决器组，多路半速率高速判决器组由多个高速数据判决器组成；
所述多路电压选择器与所述多路半速率高速判决器组连接，所述多路电压选择器与所述数字状态机连接，所述多路电压选择器将所述高速数据判决器的判决结果传输给所述数字状态机；
所述数字状态机与所述多路半速率高速判决器组连接，并且所述数字状态机与所述高精度电阻数模转换器阵列连接，所述数字状态机控制所述高精度电阻数模转换器阵列产生扫描电压，所述扫描电压作为校准电压输入所述高速数据判决器，所述数字状态机记录所述高速数据判决器跳变时的所述校准电压，并将多次所述高速数据判决器跳变时的所述校准电压取平均值；
所述数字状态机生成将所述平均值作为所述高速数据判决器直流校准的校准电压的控制信号，并将所述控制信号传输给所述高速数据判决器。
进一步地，该电路还包括使能控制接入端，
所述使能控制接入端与所述两级连续时间线性均衡器，以及和所述可变增益放大器连接，所述使能控制端用于控制所述两级连续时间线性均衡器的开启或者关闭。
进一步地，所述多路半速率高速判决器组由6个所述高速数据判决器组成，所述高速数据判决器输入所述高速差分信号的电压信号、参考判决电压和校准电压；
所述数字状态机通过所述控制信号依次对6个所述高速数据判决器进行校准。
进一步地，所述高速数据判决器包括：第一差分输入对管、第二差分输入对管、第三差分输入对管、第一交叉对管和第二交叉对管；
所述第一差分输入对管输入所述电压信号；
所述第二差分输入对管输入所述参考判决电压；
所述第三差分输入对管输入所述校准电压；
所述第一交叉对管和所述第二交叉对管组成一对交叉相连的反相器，用于所述高速数据判决器的再生阶段提供电压增益；
所述第一差分输入对管、所述第二差分输入对管和所述第三差分输入对管由电路的时钟信号进行控制，用于所述高速数据判决器的动态比较；
所述第一交叉对管和所述第二交叉对管由电路的时钟信号进行控制，用于所述高速数据判决器的阶段性重置。
进一步地，所述数字状态机控制所述高精度电阻数模转换器阵列产生扫描电压包括：
所述数字状态机控制所述高精度电阻数模转换阵列产生阶梯电压，该阶梯电压值由8比特有符号数组成，所述阶梯电压的范围从-127mV至+127mV。
根据本实用新型的另一个方面，还提供了一种直流失调校准方法，直流失调校准电路包括两级连续时间线性均衡器、可变增益放大器、多路半速率高速判决器组、多路电压选择器、数字状态机和高精度电阻数模转换器阵列；
高速差分信号输入所述两级连续时间线性均衡器，所述可变增益放大器调整所述高速差分信号的直流增益，其中，所述两级连续时间线性均衡器连接奇偶两路所述可变增益放大器；
将所述高速差分信号的电压信号、参考判决电压和校准电压的输入所述多路半速率高速判决器组，其中，所述多路半速率高速判决器组与所述可变增益放大器连接，多路半速率高速判决器组由多个高速数据判决器组成；
所述多路电压选择器将所述高速数据判决器的判决结果传输给所述数字状态机，其中，所述多路电压选择器与所述多路半速率高速判决器组连接，所述多路电压选择器与所述数字状态机连接；
所述数字状态机控制所述高精度电阻数模转换器阵列产生扫描电压，所述扫描电压作为校准电压输入所述高速数据判决器，所述数字状态机记录所述高速数据判决器跳变时的所述校准电压，并将多次所述高速数据判决器跳变时的所述校准电压取平均值，其中，所述数字状态机与所述多路半速率高速判决器组连接，并且所述数字状态机与所述高精度电阻数模转换器阵列连接；
所述数字状态机生成将所述平均值作为所述高速数据判决器直流校准的校准电压的控制信号，并将所述控制信号传输给所述高速数据判决器。
进一步地，该电路还包括使能控制接入端，
所述使能控制端用于控制所述两级连续时间线性均衡器的开启或者关闭，其中，所述使能控制接入端与所述两级连续时间线性均衡器，以及和所述可变增益放大器连接。
根据本实用新型的另一个方面，还提供了一种高速串行链路接收机，所述高速串行链路接收机的直流失调校准电路包括使能控制接入端、两级连续时间线性均衡器、可变增益放大器、多路半速率高速判决器组、多路电压选择器、数字状态机和高精度电阻数模转换器阵列；
所述使能控制接入端与所述两级连续时间线性均衡器，以及和所述可变增益放大器连接，所述使能控制端用于控制所述两级连续时间线性均衡器的开启或者关闭；
所述两级连续时间线性均衡器为高速差分信号的输入端，连接奇偶两路所述可变增益放大器，其中，所述可变增益放大器用于调整所述高速差分信号的直流增益；
所述多路半速率高速判决器组与所述可变增益放大器连接，其中，所述高速差分信号的电压信号、参考判决电压和校准电压的输入所述多路半速率高速判决器组，多路半速率高速判决器组由多个高速数据判决器组成；
所述多路电压选择器与所述多路半速率高速判决器组连接，所述多路电压选择器与所述数字状态机连接，所述多路电压选择器将所述高速数据判决器的判决结果传输给所述数字状态机；
所述数字状态机与所述多路半速率高速判决器组连接，并且所述数字状态机与所述高精度电阻数模转换器阵列连接，所述数字状态机控制所述高精度电阻数模转换器阵列产生扫描电压，所述扫描电压作为校准电压输入所述高速数据判决器，所述数字状态机记录所述高速数据判决器跳变时的所述校准电压，并将多次所述高速数据判决器跳变时的所述校准电压取平均值；
所述数字状态机生成将所述平均值作为所述高速数据判决器直流校准的校准电压的控制信号，并将所述控制信号传输给所述高速数据判决器。
进一步地，该电路还包括使能控制接入端，所述使能控制接入端与所述两级连续时间线性均衡器，以及和所述可变增益放大器连接，所述使能控制接入端用于控制所述两级连续时间线性均衡器的开启或者关闭。
进一步地，所述多路半速率高速判决器组由6个所述高速数据判决器组成，所述高速数据判决器输入所述高速差分信号的电压信号、参考判决电压和校准电压；
所述数字状态机通过所述控制信号依次对6个所述高速数据判决器进行校准。
进一步地，所述高速数据判决器包括：第一差分输入对管、第二差分输入对管、第三差分输入对管、第一交叉对管和第二交叉对管；
所述第一差分输入对管输入所述电压信号；
所述第二差分输入对管输入所述参考判决电压；
所述第三差分输入对管输入所述校准电压；
所述第一交叉对管和所述第二交叉对管组成一对交叉相连的反相器，用于所述高速数据判决器的再生阶段提供电压增益；
所述第一差分输入对管、所述第二差分输入对管和所述第三差分输入对管由电路的时钟信号进行控制，用于所述高速数据判决器的动态比较；
所述第一交叉对管和所述第二交叉对管由电路的时钟信号进行控制，用于所述高速数据判决器的阶段性重置。
进一步地，所述数字状态机控制所述高精度电阻数模转换器阵列产生扫描电压包括：
所述数字状态机控制所述高精度电阻数模转换阵列产生阶梯电压，该阶梯电压值由8比特有符号数组成，所述阶梯电压的范围从-127mV至+127mV。
通过本实用新型，采用该多路半速率高速判决器组、多路电压选择器、高精度电阻数模转换器阵列和数字状态机连接组成直流失调校准环路，该数字状态机控制该高精度电阻数模转换器阵列产生扫描电压，该扫描电压作为校准电压输入该多路半速率高速判决器组的高速数据判决器，该数字状态机记录该高速数据判决器跳变时的该校准电压，并将多次该高速数据判决器跳变时的该校准电压取平均值，该数字状态机生成将该平均值作为该高速数据判决器直流校准的校准电压的控制信号，并将该控制信号传输给该高速数据判决器，通过上述直流失调校准环路的校准，解决了在高速数据传输系统中差分信号的直流失调的问题，提供了接收机的灵敏度和数据判决的可靠性。
附图说明
此处所说明的附图用来提供对本实用新型的进一步理解，构成本申请的一部分，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：
图1是根据本实用新型实施例的一种直流失调校准电路的原理框图；
图2是根据本实用新型实施例的一种高速数据判决器的原理框图；
图3是根据本实用新型实施例的一种阶梯电压与8比特符号数对应的示意图；
图4是根据本实用新型实施例的高速数据判决器的直流失调的检测及校准过程示意图；
图5是根据本实用新型实施例的数字状态机对高速数据判决器校准过程示意图；
图6是根据本实用新型实施例的数字状态机对高速数据判决器校准状态转换示意图；
图7是根据本实用新型实施例的一种高速串行链路接收机的结构框图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本实用新型。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
图1是根据本实用新型实施例的一种直流失调校准电路的原理框图，图7是根据本实用新型实施例的一种高速串行链路接收机的结构框图，如图1和图7所示，该原理框图包括：
使能控制接入端21(Enable)，两级连续时间线性均衡器11(CTLE1st和CTLE2nd)，可变增益放大器12(VGA_e和VGA_o)，多路半速率高速判决器组13(Slciers)，多路电压选择器14 (Multiplexer,简称为MUX)，数字状态机15(Digital Calibration)及高精度电阻数模转换器阵列 16(Voff.DACs)，并组成直流失调校准环路(Cali Loop)。
所述多路电压选择器14的输出端接至数字状态机15，数字状态机15控制高精度电阻数模转换器阵列16产生环回扫描电压，接至高精度电阻数模转换器阵列16中多路高速数据判决器的校准电压输入端，对每个高速数据判决器进行独立扫描，并根据高速数据判决器的输出结果通过电压多路选择器14传至数字状态机15生成控制信号，数字状态机15记录输出结果跳变时的输出直流失调校准电压的数字控制值，并通过多次扫描测量并求其平均值，后将该电压接至高速数据判决器输入端，完成高速数据串行通信接收端的直流失调电压校准。
该两级连续时间线性均衡器11的负载电阻端接模拟电源，另一端电流镜接地，同时由使能控制接入端21控制开启或关闭，其输入为高速差分数据电压信号，可以对输入信号的高频分量进行均衡补偿，其输出分为奇偶两路接入可变增益放大器12，在两级连续时间线性均衡器11和可变增益放大器12中间接入该校准环路的使能控制接入端21；
该可变增益放大器12具有调整信号直流增益的功能，其输出接至多路半速率高速判决器组13 进行判决。
由于两级连续时间线性均衡器11通常对信号的高频成分进行补偿而对直流低频成分进行衰减，所以其产生的直流失调可以忽略不计，使能控制接入端21接入在两级连续时间线性均衡器11 的输出端和可变增益放大器12的输入端之间，主要消除模拟前端的可变增益放大器12和多路半速率高速判决器组13所产生的直流失调成分。如图1所示，在使能控制接入端21中，vbias为共模电压接入端，Cali_lp_en和Cali_lp_en_b互为反相控制使能端，lpback_en为收发机信号环回测试使能端，inp和inn环回测试输入端接发射机的驱动器输出端。当Cali_lp_en控制端为高电平时， Cali_lp_en_b为低电平，lpback_en为低电平时，两级连续时间线性均衡器11的电流源关闭，使能控制接入端21的电流源正常工作，环回测试输入端被拉至模拟电源AVDDX，vbias端将共模电压接入至信号的传输链路中，使电路具有同样的直流电平，校准功能开启。当校准完成后，Cali_lp_en 控制端为低电平，Cali_lp_en_b为高电平，两级连续时间线性均衡器的电流源正常工作，校准使能电路的电流源关闭，vbias共模电压接入端的传输门关闭，校准功能关闭。
在该实施例中该多路半速率高速判决器组13由6个该高速数据判决器组成，该高速数据判决器输入该高速差分信号的电压信号、参考判决电压和校准电压；
图2是根据本实用新型实施例的一种高速数据判决器的原理框图，如图2所示，根据该高速数据判决器可以包括：第一差分输入对管(M1和M2)、第二差分输入对管(M13和M14)、第三差分输入对管(M17和M18)、第一交叉对管(M5和M6)和第二交叉对管(M7和M8)；
第一差分输入对管(M1和M2)输入该高速数据的电压信号的输入端(vinp和vinn)(For Signal Input)，该第二差分输入对管(M13和M14)输入该参考判决电压的输入端(vrefp和vrefn)，该第三差分输入对管(M17和M18)输入该直流失调的校准电压输入端(voffp和voffn)(For Voffset Calibration)，其中考虑到负载特性和电路版图面积，M17和M18对管尺寸设为M1和M2对管的三分之一；
该第一交叉对管(M5和M6)和第二交叉对管(M7和M8)组成一对交叉相连的反相器，用于该高速数据判决器的再生阶段提供电压增益；
该第一差分输入对管、该第二差分输入对管和该第三差分输入对管由电路的时钟信号clk进行控制，如图2所示，M4、M16、M20由时钟信号clk控制，用于实现动态比较，节省电路功耗。
该第一交叉对管和该第二交叉对管由电路的时钟信号clk进行控制，如图2所示，M9、M10、 M11和M12由时钟信号clk控制将比较器的输出端进行阶段性重置。
在该高速数据判决器的重置阶段，低电平时钟clk将时钟管M4、M16、M20关闭，并且通过重置管M4向输出节点outp/outn快速地注入电荷，并将该节点电压抬升至电源电压AVDDX，当时钟信号clk反转至高电平时，第一差分输入对管(M1和M2)、第二差分输入对管(M13和M14)、第三差分输入对管(M17和M18)开始对内部节点mon/mop进行充电，充入电荷的相对大小由其输入节点的电压差决定。
这两个内部节点(mon/mop)的电压差进而决定交叉对管M5/M6的工作状态，M5/M6根据 mon/mop的电压差对输出节点outn/outp进行放电，从而该高速数据判决器比较出数据结果。
如图1所示，该多路半速率高速判决器组13有6个高速数据判决器组成，每个高速数据判决器的工艺失配随温度和版图变化而不同，所以分别对6个高速数据判决器进行校准。
当使能控制接入端21将电路的校准功能开启时，可变增益放大器12电路信号输入端被拉至相同的共模电压，然而由于电路噪声和直流失调，每个高速数据判决器会判决出不同的比较结果，图 3是根据本实用新型实施例的一种阶梯电压与8比特符号数对应的示意图，如图3所示，数字状态机15控制高精度电阻数模转换器阵列16(Voff_DACs)产生阶梯电压，阶梯电压值由8比特符号数指示，范围从-127mV至+127mV，步长为1mV/step，将产生的所述阶梯电压输入该单个高速数据判决器的差分输入端(voffp和voffn)，进行阶梯电压的扫描。
图4是根据本实用新型实施例的高速数据判决器的直流失调的检测及校准过程示意图，如图4 所示所示，在8GHz的电路时钟下(8G CLK)，随着阶梯电压(Voff_DACs)的扫描变化，voffp 和voffn端的电压值在某个阶段对内部节点mon/mop的充电效果抵消掉电路噪声和直流失调带来的电压误差，可以断定此时的voffp和voffn端电压可以消除接收机的失调，并使该高速数据判决器结果电平offset_cali_out发生翻转，数字状态机15记录下翻转边沿(跳变)时的与阶梯电压 (Voff_DACs)的对应的8比特符号数ctrl_code，正向翻转(由0转1)时为voffp(见图4中62)，反向翻转(由1转0)时为voffn(见图4中63)，并经过多次测量(N＝8，16，32…)后求其平均值得到Voffset的最终校准值，具体计算如下公式1、公式2和公式3：
Figure DEST_PATH_GDA0002293409690000062
Figure DEST_PATH_GDA0002293409690000071
其中，公式1中Voffpaverage为正向翻转的平均值，公式2中Voffnaverage为反相翻转的平均值。
图5是根据本实用新型实施例的数字状态机对高速数据判决器校准过程示意图，如图5所示，
校准过程开始时，数字状态机15从IDLE状态转换至对第一高速数据判决器ODD_EOM进行校准，数字状态机15控制高精度电阻数模转换器阵列16生成环回扫描电压(Voff_cnt)以及该扫描电压(Voff_cnt)对应的8比特符号数(Voff_cnt_true_code)，用该扫描电压(Voff_cnt)接入第一高速数据判决器ODD_EOM的校准电压的输入端，数字状态机15记录多次扫描后翻转边沿的校准电压，求多次扫描后的平均值，以及该平均值对应的8比特符号数(Voff_average_true_code)。
图6是根据本实用新型实施例的数字状态机对高速数据判决器校准状态转换示意图，如图5 和图6所示，在完成对第一高速数据判决器ODD_EOM的校准后，数字状态机15发出一个校准完成信号Cali_done[1]，将第一高速数据判决器ODD_EOM的voffp和voffn输入端接至合适的校准电压Voffset，确定校准电压Voffset的信号为Offset_sel，第一高速数据判决器ODD_EOM校准电压Voffset对应的8比特符号数(Voff_odd_eom_[7:0])，之后转向对第二高速数据判决器EVE_EOM 进行校准,校准完成后发出Cali_done[2]信号，进而依此对第三高速数据判决器和第四高速数据判决器进行校准，之后对第五高速数据判决器ODD_DAT进行校准,校准完成后发出Cali_done[5]信号，最后对第六高速数据判决器EVE_DAT进行校准，校准完成后发出Cali_done[6]信号，第六高速数据判决器EVE_DAT校准电压Voffset对应的8比特符号数(Voff_eve_dat_[7:0])。当上述六个高速数据判决器全部校准完成后，数字状态机15进入CALI_DONE状态，代表校准过程已全部完成。
在另一个实施例中，图7是根据本实用新型实施例的一种高速串行链路接收机的结构框图，如图7所示，一种高速串行链路接收机100包括上述直流失调校准电路，该直流失调校准电路可以采用22nm完全耗尽SOI(fully depleted Silicon-On-Insulator，简称为FD-SOI)工艺流片。本实施例中，高速串行链路接收机最高传输速率达16Gbps，传输线差分特征阻抗100Ω，模拟电源电压 AVDDX为0.95V，直流电平失调校准范围在-42mV～42mV左右。
以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种直流失调校准电路，其特征在于：包括两级连续时间线性均衡器、可变增益放大器、多路半速率高速判决器组、多路电压选择器、数字状态机和高精度电阻数模转换器阵列；
所述两级连续时间线性均衡器为高速差分信号的输入端，连接奇偶两路所述可变增益放大器，其中，所述可变增益放大器用于调整所述高速差分信号的直流增益；
所述多路半速率高速判决器组与所述可变增益放大器连接，其中，所述高速差分信号的电压信号、参考判决电压和校准电压的输入所述多路半速率高速判决器组，多路半速率高速判决器组由多个高速数据判决器组成；
所述多路电压选择器与所述多路半速率高速判决器组连接，所述多路电压选择器与所述数字状态机连接，所述多路电压选择器将所述高速数据判决器的判决结果传输给所述数字状态机；
所述数字状态机与所述多路半速率高速判决器组连接，并且所述数字状态机与所述高精度电阻数模转换器阵列连接，所述数字状态机控制所述高精度电阻数模转换器阵列产生扫描电压，所述扫描电压作为校准电压输入所述高速数据判决器，所述数字状态机记录所述高速数据判决器跳变时的所述校准电压，并将多次所述高速数据判决器跳变时的所述校准电压取平均值；
所述数字状态机生成将所述平均值作为所述高速数据判决器直流校准的校准电压的控制信号，并将所述控制信号传输给所述高速数据判决器。
2.根据权利要求1所述电路，其特征在于，该电路还包括使能控制接入端，
所述使能控制接入端与所述两级连续时间线性均衡器，以及和所述可变增益放大器连接，所述使能控制接入端用于控制所述两级连续时间线性均衡器的开启或者关闭。
3.根据权利要求1所述电路，其特征在于，所述多路半速率高速判决器组由6个所述高速数据判决器组成，所述高速数据判决器输入所述高速差分信号的电压信号、参考判决电压和校准电压；
所述数字状态机通过所述控制信号依次对6个所述高速数据判决器进行校准。
4.根据权利要求1所述电路，其特征在于，所述高速数据判决器包括：第一差分输入对管、第二差分输入对管、第三差分输入对管、第一交叉对管和第二交叉对管；
所述第一差分输入对管输入所述电压信号；
所述第二差分输入对管输入所述参考判决电压；
所述第三差分输入对管输入所述校准电压；
所述第一交叉对管和所述第二交叉对管组成一对交叉相连的反相器，用于所述高速数据判决器的再生阶段提供电压增益；
所述第一差分输入对管、所述第二差分输入对管和所述第三差分输入对管由电路的时钟信号进行控制，用于所述高速数据判决器的动态比较；
所述第一交叉对管和所述第二交叉对管由电路的时钟信号进行控制，用于所述高速数据判决器的阶段性重置。
5.根据权利要求1至4任一项所述电路，其特征在于，所述数字状态机控制所述高精度电阻数模转换器阵列产生扫描电压包括：
所述数字状态机控制所述高精度电阻数模转换阵列产生阶梯电压，该阶梯电压值由8比特有符号数组成，所述阶梯电压的范围从-127mV至+127mV。
6.一种高速串行链路接收机，其特征在于：所述高速串行链路接收机的直流失调校准电路包括使能控制接入端、两级连续时间线性均衡器、可变增益放大器、多路半速率高速判决器组、多路电压选择器、数字状态机和高精度电阻数模转换器阵列；
所述使能控制接入端与所述两级连续时间线性均衡器，以及和所述可变增益放大器连接，所述使能控制端用于控制所述两级连续时间线性均衡器的开启或者关闭；
所述两级连续时间线性均衡器为高速差分信号的输入端，连接奇偶两路所述可变增益放大器，其中，所述可变增益放大器用于调整所述高速差分信号的直流增益；
所述多路半速率高速判决器组与所述可变增益放大器连接，其中，所述高速差分信号的电压信号、参考判决电压和校准电压的输入所述多路半速率高速判决器组，多路半速率高速判决器组由多个高速数据判决器组成；
所述多路电压选择器与所述多路半速率高速判决器组连接，所述多路电压选择器与所述数字状态机连接，所述多路电压选择器将所述高速数据判决器的判决结果传输给所述数字状态机；
所述数字状态机与所述多路半速率高速判决器组连接，并且所述数字状态机与所述高精度电阻数模转换器阵列连接，所述数字状态机控制所述高精度电阻数模转换器阵列产生扫描电压，所述扫描电压作为校准电压输入所述高速数据判决器，所述数字状态机记录所述高速数据判决器跳变时的所述校准电压，并将多次所述高速数据判决器跳变时的所述校准电压取平均值；
所述数字状态机生成将所述平均值作为所述高速数据判决器直流校准的校准电压的控制信号，并将所述控制信号传输给所述高速数据判决器。
7.根据权利要求6所述高速串行链路接收机，其特征在于，该电路还包括使能控制接入端，
所述使能控制接入端与所述两级连续时间线性均衡器，以及和所述可变增益放大器连接，所述使能控制接入端用于控制所述两级连续时间线性均衡器的开启或者关闭。
8.根据权利要求6所述高速串行链路接收机，其特征在于，所述多路半速率高速判决器组由6个所述高速数据判决器组成，所述高速数据判决器输入所述高速差分信号的电压信号、参考判决电压和校准电压；
所述数字状态机通过所述控制信号依次对6个所述高速数据判决器进行校准。
9.根据权利要求6所述高速串行链路接收机，其特征在于，所述高速数据判决器包括：第一差分输入对管、第二差分输入对管、第三差分输入对管、第一交叉对管和第二交叉对管；
所述第一差分输入对管输入所述电压信号；
所述第二差分输入对管输入所述参考判决电压；
所述第三差分输入对管输入所述校准电压；
所述第一交叉对管和所述第二交叉对管组成一对交叉相连的反相器，用于所述高速数据判决器的再生阶段提供电压增益；
所述第一差分输入对管、所述第二差分输入对管和所述第三差分输入对管由电路的时钟信号进行控制，用于所述高速数据判决器的动态比较；
所述第一交叉对管和所述第二交叉对管由电路的时钟信号进行控制，用于所述高速数据判决器的阶段性重置。
10.根据权利要求6至9任一项所述电路，其特征在于，所述数字状态机控制所述高精度电阻数模转换器阵列产生扫描电压包括：
所述数字状态机控制所述高精度电阻数模转换阵列产生阶梯电压，该阶梯电压值由8比特有符号数组成，所述阶梯电压的范围从-127mV至+127mV。
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