CN209709010U - 发光二极管的半导体芯片 - Google Patents

Abstract

本实用新型公开了一发光二极管的半导体芯片，其包括依次层叠的一衬底、一N型半导体层、一有源区、一P型半导体层、一透明导电层、一绝缘层以及一N型电极和一P型电极，其中所述N型电极提供至少一N型电极延伸触角，所述P型电极提供至少一P型电极延伸触角，所述N型电极延伸触角和所述P型电极延伸触角相互对应，以便于扩展电流，从而使得电流密度更均匀，进而提高所述半导体芯片的发光效率。

Description

发光二极管的半导体芯片

技术领域

本实用新型涉及一半导体芯片，特别涉及一发光二极管的半导体芯片。

背景技术

由于发光二极管(Light Emitting Diode，LED)具有亮度高、体积小和耗电量低等优点，因此，发光二极管被视为新一代的照明工具，并且近年来，发光二极管在更多领域也得到了迅速的应用和普及。但是，由于现有的发光二极管的半导体芯片仍然存在着发光效率低的问题，因此，如何提高发光二极管的半导体芯片的发光效率已经成为当今科研领域最重要的课题之一。

附图1示出了现有的半导体芯片的俯视状态，附图2示出了现有的该半导体芯片的剖视状态，该半导体芯片包括依次层叠的一衬底11P、一N型半导体层12P、一有源区13P、一P型半导体层14P、一透明导电层15P和一钝化层16P以及分别层叠于该钝化层16P的一N型电极17P和一P型电极18P，其中在该半导体芯片的高度方向，该N型电极17P被电连接于该N型半导体层12P，该P型电极18P被电连接于该P型半导体层14P，其中在该半导体芯片的长宽方向，该N型电极17P包括设置于该半导体芯片的第二端部的一个N型焊盘171P、自该N型焊盘171P向该半导体芯片的第一端部方向延伸的至少一个N型扩展条172P以及自该N型扩展条172P延伸至该N型半导体层12P的一列N型叉指173P，相应地，该P型电极18P包括设置于该半导体芯片的第一端部的一个P型焊盘181P、自该P型焊盘181P向该半导体芯片的第二端部方向延伸的至少一个P型扩展条182P以及自该P型扩展条182P延伸至该P型半导体层14P的一列P型叉指182P，其中层叠于该钝化层16P的该N型扩展条172P和P型扩展条182P大致平行。当电流分别自该N型焊盘171P和该P型焊盘181P被注入该半导体芯片时，电流依次流经该N型焊盘171P、该N型扩展条172P以及该N型叉指173P后流入该N型半导体层12P，和电流依次流经该P型焊盘181P、该P型扩展条182P以及该P型叉指183P后流入该P型半导体层14P，最后，电流分别从该N型半导体层12P和该P型半导体层14P进入该有源区13P进行复合而产生光线。可以理解的是，该N型半导体层12P和该P型半导体层14P均是半导体，其导电效率相对于导体来说较差，若该N型扩展条172P和该P型扩展条182P之间的间距过大，则容易导致电流分布不均匀，而影响电流扩展。附图1和图2示出的现有的该半导体芯片的这种结构对于小尺寸的该半导体芯片来说是适用的，而当这种结构被应用于大尺寸的该半导体芯片时，必然会导致该N型扩展条172P和该P型扩展条182P之间的间距过大，进而容易导致电流分布不均匀而影响电流扩展。

实用新型内容

本实用新型的一个目的在于提供一发光二极管的半导体芯片，其中所述半导体芯片的电流扩展效果能够被改善，以有利于保证所述半导体芯片的发光效率。

本实用新型的一个目的在于提供一发光二极管的半导体芯片，其中在改善所述半导体芯片的电流扩展效果的同时，能够降低所述半导体芯片的电压，以有利于提高所述半导体芯片的发光效率。

本实用新型的一个目的在于提供一发光二极管的半导体芯片，其中所述半导体芯片提供至少一N型电极延伸触角和一P型电极延伸触角，其中所述N型电极延伸触角和所述P型电极延伸触角相互对应，以改善所述半导体芯片的电流扩展效果。

本实用新型的一个目的在于提供一发光二极管的半导体芯片，其中通过提供所述N型电极延伸触角和所述P型电极延伸触角的方式，能够提高大尺寸的所述半导体芯片的电流扩展效果。

本实用新型的一个目的在于提供一发光二极管的半导体芯片，其中所述半导体芯片的N型电极的相邻N型电极连接针之间的间距和P型电极的相邻P型电极连接针之间的间距根据电流分布的情况被调整，从而使得所述半导体芯片的不同区域的电流密度被保持一致。

本实用新型的一个目的在于提供一发光二极管的半导体芯片，其中所述半导体芯片的所述N型电极的相邻所述N型电极连接针之间的间距和所述P型电极的相邻所述P型电极连接针之间的间距被采用渐变式的方式设置，通过这样的方式，有利于使被注入所述半导体芯片的电流被均匀地分布，从而使所述半导体芯片的不同区域的电流密度保持一致。

本实用新型的一个目的在于提供一发光二极管的半导体芯片，其中所述N型电极的相邻两个所述N型电极连接针之间的间距自所述N型电极的N型电极焊盘向所述半导体芯片的第一端部方向依次递减，所述P型电极的相邻两个所述P型电极连接针之间的间距自所述P型电极的P型电极焊盘向所述半导体芯片的第二端部方向先递减后递增，通过这样的方式，有利于使被注入所述半导体芯片的电流被均匀地分布，从而使所述半导体芯片的不同区域的电流密度保持一致。

本实用新型的一个目的在于提供一发光二极管的半导体芯片，其中自所述N型电极和所述P型电极注入的电流在沿着所述半导体芯片的长度方向扩展的同时沿着所述半导体芯片的宽度方向扩展，从而有利于提高所述半导体芯片的扩展能力而使电流被均匀地分布。

依本实用新型的一个方面，本实用新型提供一发光二极管的半导体芯片，其包括：

一外延单元，其包括依次层叠的一衬底、一N型半导体层、一有源区以及一P型半导体层；

一透明导电层，其层叠于所述P型半导体层；

一绝缘层，其层叠于所述透明导电层；以及

一电极组，其进一步包括：一N型电极，其包括一N型电极焊盘、至少一N型电极扩展条、至少一列N型电极连接针以及至少一N型电极延伸触角，其中所述N型电极焊盘层叠于所述绝缘层和在穿过所述绝缘层后被电连接于所述N型半导体层，其中所述N型电极扩展条延伸于所述N型电极焊盘和层叠于所述绝缘层，其中每个所述N型电极连接针分别延伸于所述N型电极扩展条和在穿过所述绝缘层后被电连接于所述N型半导体层，其中所述N型电极延伸触角延伸于所述N型电极扩展条和在穿过所述绝缘层后被电连接于所述N型半导体层；和

一P型电极，其包括一P型电极焊盘、至少一P型电极扩展条、至少一列P型电极连接针以及至少一P型电极延伸触角，其中所述P型电极焊盘层叠于所述绝缘层和在穿过所述绝缘层后被电连接于所述P型半导体层，其中所述P型电极扩展条延伸于所述P型电极焊盘和层叠于所述绝缘层，其中每个所述P型电极连接针分别延伸于所述P型电极扩展条和在穿过所述绝缘层后被电连接于所述透明导电层，其中所述P型电极延伸触角延伸于所述P型电极扩展条和在穿过所述绝缘层后被电连接于所述透明导电层。

根据本实用新型的一个实施例，所述N型电极延伸触角包括一N型电极延伸部和至少一N型电极延伸连接针，其中所述N型电极延伸部延伸于所述N型电极扩展条和层叠于所述绝缘层，所述N型电极延伸连接针延伸于所述N型电极延伸部和在穿过所述绝缘层后被电连接于所述N型半导体层。

根据本实用新型的一个实施例，所述P型电极延伸触角包括一P型电极延伸部和至少一P型电极延伸连接针，其中所述P型电极延伸部延伸于所述P型电极扩展条和层叠于所述绝缘层，所述P型电极延伸连接针延伸于所述P型电极延伸部和在穿过所述绝缘层后被电连接于所述透明导电层。

根据本实用新型的一个实施例，所述N型电极延伸部的延伸方向和所述N型电极扩展条的延伸方向之间形成锐角夹角；相应地，所述P型电极延伸部的延伸方向和所述P型电极扩展条的延伸方向之间形成锐角夹角。

根据本实用新型的一个实施例，所述N型电极包括一个所述N型电极焊盘、一个所述N型电极扩展条、一列所述N型电极连接针以及至少一对所述N型电极延伸触角，其中所述N型电极焊盘在所述半导体芯片的第二端部层叠于所述绝缘层，所述N型电极扩展条在所述绝缘层的中部自所述半导体芯片的第二端部向第一端部方向延伸，每个所述N型电极连接针分别在所述绝缘层的中部穿过所述绝缘层，每个所述N型电极延伸触角分别相互对称地自所述N型电极扩展条向所述绝缘层的边缘方向延伸；相应地，所述P型电极包括一个所述P型电极焊盘、两个所述P型电极扩展条、两列所述P型电极连接针以及至少一对所述P型电极延伸触角，其中所述P型电极焊盘在所述半导体芯片的第一端部层叠于所述绝缘层，每个所述P型电极扩展条分别在所述绝缘层的边缘自所述半导体芯片的第一端部向第二端部方向延伸，每个所述P型电极连接针分别在所述绝缘层的边缘穿过所述绝缘层，每个所述P型电极延伸触角分别相互对称地自每个所述P型电极扩展条向所述绝缘层的中部方向延伸。

根据本实用新型的一个实施例，所述N型电极包括一个所述N型电极焊盘、两个所述N型电极扩展条、两列所述N型电极连接针以及至少一对所述N型电极延伸触角，其中所述N型电极焊盘在所述半导体芯片的第二端部层叠于所述绝缘层，每个所述N型电极扩展条在所述绝缘层的边缘自所述半导体芯片的第二端部向第一端部方向延伸，每个所述N型电极连接针分别在所述绝缘层的边缘穿过所述绝缘层，每个所述N型电极延伸触角分别相互对称地自每个所述N型电极扩展条向所述绝缘层的中部方向延伸；相应地，所述P型电极包括一个所述P型电极焊盘、一个所述P型电极扩展条、一列所述P型电极连接针以及至少一对所述P型电极延伸触角，其中所述P型电极焊盘在所述半导体芯片的第一端部层叠于所述绝缘层，所述P型电极扩展条分别在所述绝缘层的中部自所述半导体芯片的第一端部向第二端部方向延伸，每个所述P型电极连接针分别在所述绝缘层的中部穿过所述绝缘层，每个所述P型电极延伸触角分别相互对称地自所述P型电极扩展条向所述绝缘层的边缘方向延伸。

根据本实用新型的一个实施例，所述N型电极包括两对所述N型电极延伸触角，所述P型电极包括三对所述P型电极延伸触角，其中在所述半导体芯片的长度方向，两个所述P型电极延伸触角之间具有一个所述N型电极延伸触角。

根据本实用新型的一个实施例，所述N型电极包括三对所述N型电极延伸触角，所述P型电极包括两对所述P型电极延伸触角，其中在所述半导体芯片的长度方向，两个所述N型电极延伸触角之间具有一个所述P型电极延伸触角。

根据本实用新型的一个实施例，一列所述N型电极连接针中的相邻所述N型电极连接针之间的间距相同；相应地，一列所述P型电极连接针中的相邻所述P型电极连接针之间的间距相同。

根据本实用新型的一个实施例，一列所述N型电极连接针中的至少一个所述N型电极连接针与两个相邻所述N型电极连接针之间的间距不同；相应地，一列所述P型电极连接针中的至少一个所述P型电极连接针与两个相邻所述P型电极连接针之间的间距不同。

根据本实用新型的一个实施例，一列所述N型电极连接针中的相邻所述N型电极连接针之间的间距渐变；相应地，一列所述P型电极连接针中的相邻所述P型电极连接针之间的间距渐变。

根据本实用新型的一个实施例，一列所述N型电极连接针中的相邻所述N型电极连接针之间的间距自所述半导体芯片的第二端部向第一端部方向依次递减；相应地，一列所述P型电极连接针中的相邻所述P型电极连接针之间的间距自所述半导体芯片的第一端部向第二端部方向先递减后递增。

根据本实用新型的一个实施例，所述透明导电层具有一第一通道和一第二通道，所述第一通道延伸至所述N型半导体层，所述第二通道延伸至所述P型半导体层，其中所述绝缘层经所述透明导电层的所述第一通道延伸至所述N型半导体层和经所述透明导电层的所述第二通道延伸至所述P型半导体层。

根据本实用新型的一个实施例，所述外延单元具有一半导体裸露部，所述半导体裸露部自所述P型半导体层经所述有源区延伸至所述N型半导体层，并且所述外延单元的所述半导体裸露部对应于和连通于所述透明导电层的所述第一通道。

根据本实用新型的一个实施例，所述延伸单元具有一边缘裸露部，所述边缘裸露部自所述P型半导体层经所述有源区和所述N型半导体层延伸至所述衬底，其中所述绝缘层经所述边缘裸露部延伸至所述衬底。

依本实用新型的另一个方面，本实用新型进一步提供一发光二极管的半导体芯片的电流扩展方法，其中所述电流扩展方法包括如下步骤：

电流在经一N型电极的一N型电极扩展条沿着所述半导体芯片的长度方向扩展的同时通过所述N型电极的至少一N型电极延伸触角向所述半导体芯片的宽度方向扩展；和

电流在经一P型电极的一P型电极扩展条沿着所述半导体芯片的长度方向扩展的同时通过所述P型电极的至少一P型电极延伸触角向所述半导体芯片的宽度方向扩展。

根据本实用新型的一个实施例，电流通过所述N型电极的所述N型电极延伸触角自所述半导体芯片的中部向边缘方向扩展和通过所述P型电极的所述P型电极延伸触角自所述半导体芯片的边缘向中部方向扩展。

根据本实用新型的一个实施例，电流通过所述N型电极的所述N型电极延伸触角自所述半导体芯片的边缘向中部方向扩展和通过所述P型电极的所述P型电极延伸触角自所述半导体芯片的中部向边缘方向扩展。

根据本实用新型的一个实施例，所述N型电极包括两对所述N型电极延伸触角，所述P型电极包括三对所述P型电极延伸触角，其中在所述半导体芯片的长度方向，两个所述P型电极延伸触角之间具有一个所述N型电极延伸触角。

根据本实用新型的一个实施例，所述N型电极包括三对所述N型电极延伸触角，所述P型电极包括两对所述P型电极延伸触角，其中在所述半导体芯片的长度方向，两个所述N型电极延伸触角之间具有一个所述P型电极延伸触角。

附图说明

图1是现有技术的半导体芯片的俯视状态的示意图。

图2是现有技术的半导体芯片的剖视状态的示意图。

图3A和图3B分别是依本实用新型的一较佳实施例的一半导体芯片的制造步骤之一的示意图。

图4A和图4B分别是依本实用新型的上述较佳实施例的所述半导体芯片的制造步骤之二的示意图。

图5A和图5B分别是依本实用新型的上述较佳实施例的所述半导体芯片的制造步骤之三的示意图。

图6A和图6B分别是依本实用新型的上述较佳实施例的所述半导体芯片的制造步骤之四的示意图。

图7A和图7B分别是依本实用新型的上述较佳实施例的所述半导体芯片的制造步骤之五的示意图。

图8A和图8B分别是依本实用新型的上述较佳实施例的所述半导体芯片的制造步骤之六的示意图。

图9A至图9C是依本实用新型的上述较佳实施例的一变形实施方式的一半导体芯片的剖视示意图。

图10是依本实用新型的上述较佳实施例的另一变形实施方式的一半导体芯片的俯视示意图。

具体实施方式

以下描述用于揭露本实用新型以使本领域技术人员能够实现本实用新型。以下描述中的优选实施例只作为举例，本领域技术人员可以想到其他显而易见的变型。在以下描述中界定的本实用新型的基本原理可以应用于其他实施方案、变形方案、改进方案、等同方案以及没有背离本实用新型的精神和范围的其他技术方案。

本领域技术人员应理解的是，在本实用新型的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本实用新型的限制。

可以理解的是，术语“一”应理解为“至少一”或“一个或多个”，即在一个实施例中，一个元件的数量可以为一个，而在另外的实施例中，该元件的数量可以为多个，术语“一”不能理解为对数量的限制。

参考本实用新型的说明书附图之附图3A至图8B，依本实用新型的一较佳实施例的一发光二极管的半导体芯片及其制造过程在接下来的描述中被揭露和被阐述，其中所述半导体芯片包括一外延单元10、一透明导电层20、一绝缘层30以及一电极组40。

具体地说，参考附图3A至图4B，所述外延单元10包括一衬底11、一N型半导体层12、一有源区13以及一P型半导体层14，其中所述N型半导体层12层叠于所述衬底11、所述有源区13层叠于所述N型半导体层12、所述P型半导体层14层叠于所述有源区13，从而所述外延单元10的所述衬底11、所述N型半导体层12、所述有源区13和所述P型半导体层14依次层叠。

例如，在本实用新型的所述半导体芯片的一个具体示例中，所述N型半导体层12自所述衬底11生长，以使所述N型半导体层12层叠于所述衬底11；所述有源区13自所述N型半导体层12生长，以使所述有源区13层叠于所述N型半导体层12；所述P型半导体层14自所述有源区13生长，以使所述P型半导体层14层叠于所述有源区13。更具体地，可以利用金属有机化合物化学气相沉淀设备(Metal-organic Chemical Vapor Deposition，MOCVD)自所述衬底11生长所述N型半导体层12、自所述N型半导体层12生长所述有源区13以及自所述有源区13生长所述P型半导体层14，从而所述外延单元10的所述衬底11、所述N型半导体层12、所述有源区13和所述P型半导体层14依次层叠。

值得一提的是，所述外延单元10的所述衬底11的类型在本实用新型的所述半导体芯片中不受限制，例如，所述衬底11可以是但不限于蓝宝石衬底、硅衬底等。另外，所述外延单元10的所述N型半导体层12和所述P型半导体层14的类型在本实用新型的所述半导体芯片中也可以不受限制，例如，所述N型半导体层12可以是氮化镓层，相应地，所述P型半导体层14可以是氮化镓层。

参考附图5A和图5B，所述外延单元10具有至少一半导体裸露部15，其中所述半导体裸露部15自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12，这样，所述N型半导体层12的一部分表面被暴露于所述半导体裸露部15。具体地说，首先，使用光刻胶制作裸露部图形，以标识待刻蚀区域。优选地，用于制作裸露部图形的光刻胶的厚度尺寸范围为2μm-4μm(包括2μm和4μm)。其次，使用感应耦合等离子体(Inductively Coupled Plasma，ICP)依次对所述外延单元10的所述P型半导体层14和所述有源区13进行干法蚀刻，以形成自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12的所述半导体裸露部15，从而暴露所述N型半导体层12的一部分表面于所述半导体裸露部15。然后，去除光刻胶层，以形成所述外延单元10。值得一提的是，去除所述光刻胶的方式在本实用新型的所述半导体芯片中不受限制，例如可以通过但不限于去胶液去胶的方式去除所述光刻胶。

也就是说，所述外延单元10包括所述衬底11、层叠于所述衬底11的所述N型半导体层12、层叠于所述N型半导体层12的所述有源区13和层叠于所述有源区13的所述P型半导体层14以及自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12以暴露所述N型半导体层12的一部分表面的所述半导体裸露部15。

在本实用新型的所述半导体芯片的一个具体的示例中，使用感应耦合等离子等方式进一步蚀刻所述N型半导体层12，以形成自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12的所述半导体裸露部15，并且使得所述N型半导体层12的一部分表面被暴露在所述半导体裸露部15。也就是说，在本实用新型的所述半导体芯片的这个较佳示例中，所述N型半导体层12的对应于所述半导体裸露部15的部位的厚度尺寸小于所述N型半导体层12的对应于所述有源区13的部位的厚度尺寸。

优选地，所述外延单元10的所述半导体裸露部15的深度尺寸范围为0.9μm-2μm(包括0.9μm和2μm)。在使用感应耦合等离子体对所述P型半导体层14、所述有源区13和所述N型半导体层12进行干法蚀刻时使用的气体为Cl2(氯气)、BCl3(三氯化硼)和Ar(氩气)。

优选地，所述外延单元10进一步具有一边缘裸露部16，其中所述边缘裸露部16在所述外延单元10的边缘自所述P型半导体层14经所述有源区13和所述N型半导体层12延伸至所述衬底11，以暴露所述衬底11的一部分表面于所述边缘裸露部16。优选地，所述半导体裸露部15和所述边缘裸露部16可以藉由同一道工序形成。可选地，所述半导体裸露部15和所述边缘裸露部16按照先后顺序形成。

进一步地，参考附图3A至图8B，所述半导体芯片具有一第一端部101和对应于所述第一端部101的一第二端部102。所述外延单元10的所述半导体裸露部15具有一焊盘裸露部151、至少一扩展条裸露部152以及至少一延伸裸露部153，其中所述焊盘裸露部151形成于所述半导体芯片的所述第二端部102，其中所述扩展条裸露部152连通所述焊盘裸露部151，并且所述扩展条裸露部152在所述外延单元10的中部自所述焊盘裸露部151向所述半导体芯片的所述第一端部101方向延伸，其中所述延伸裸露部153连通所述扩展条裸露部152，并且所述延伸裸露部153自所述扩展条裸露部152向所述外延单元10的边缘方向延伸。所述外延单元10的所述半导体裸露部15的所述焊盘裸露部151、所述扩展条裸露部152和所述延伸裸露部153分别自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12，以使所述N型半导体层12的一部分表面被暴露在所述焊盘裸露部151、所述扩展条裸露部152和所述延伸裸露部153。

具体地说，在附图3A至图8B示出的所述半导体芯片的这个具体示例中，所述半导体裸露部15的所述焊盘裸露部151和所述扩展条裸露部152的数量分别为一个，所述延伸裸露部153是成对的，例如，所述半导体裸露部15具有一对所述延伸裸露部153或者两对所述延伸裸露部153或者更多对的所述延伸裸露部153。所述半导体裸露部15的所述焊盘裸露部151通过在所述半导体芯片的所述第二端部102蚀刻所述外延单元10的所述P型半导体层14和所述有源区13的方式形成，从而使得所述焊盘裸露部151位于所述半导体芯片的所述第二端部102，其中所述半导体裸露部15的所述扩展条裸露部152通过在所述外延单元10的中部蚀刻所述外延单元10的所述P型半导体层14和所述有源区13的方式形成，从而使得所述扩展条裸露部152在所述外延单元10的中部自所述焊盘裸露部151向所述半导体芯片的所述第一端部101方向延伸，其中所述半导体裸露部15的每个所述延伸裸露部153分别通过在所述外延单元10的中部蚀刻所述P型半导体层14和所述有源区13的方式形成，从而使得每个所述延伸裸露部153自所述扩展条裸露部152向所述外延单元10的边缘方向延伸。或者所述半导体裸露部15的所述焊盘裸露部151通过在所述半导体芯片的所述第二端部102蚀刻所述外延单元10的所述P型半导体层14、所述有源区13和所述N型半导体层12的方式形成，从而使得所述焊盘裸露部151位于所述半导体芯片的所述第二端部102，其中所述半导体裸露部15的所述扩展条裸露部152通过在所述外延单元10的中部蚀刻所述P型半导体层14、所述有源区13和所述N型半导体层12的方式形成，从而使得所述扩展条裸露部152在所述外延单元10的中部自所述焊盘裸露部151向所述半导体芯片的所述第一端部101方向延伸，其中所述半导体裸露部15的每个所述延伸裸露部153分别通过在所述外延单元10的中部蚀刻所述外延单元10的所述P型半导体层14、所述有源区13和所述N型半导体层12的方式形成，从而使得每个所述延伸裸露部153自所述扩展条延伸部152向所述外延单元10的边缘方向延伸。

可以理解的是，所述外延单元10的所述半导体裸露部15的所述焊盘裸露部151、所述扩展条裸露部152和所述延伸裸露部153藉由同一道蚀刻工艺形成，并且所述半导体裸露部15的所述焊盘裸露部151、所述扩展条裸露部152和所述延伸裸露部153均自所述外延单元10的所述P型半导体层14经所述有源区13延伸至所述N型半导体层12，以使所述N型半导体层12的一部分表面被暴露在所述焊盘裸露部151、所述扩展条裸露部152和所述延伸裸露部153。

优选地，所述延伸裸露部153的延伸方向和所述扩展延伸部152的延伸方向之间形成锐角夹角，以在后续便于电流流动，从而有利于电流被均匀地扩散。可选地，所述延伸裸露部153的延伸方向垂直于所述扩展延伸部152的延伸方向。

参考附图6A和图6B，所述透明导电层20具有一第一通道21，其中所述透明导电层20层叠于所述外延单元10的所述P型半导体层14，并且所述外延单元10的所述半导体裸露部15对应于和连通于所述透明导电层20的所述第一通道21。也就是说，所述外延单元10的所述半导体裸露部15的所述焊盘裸露部151、所述扩展条裸露部152和每个所述延伸裸露部153分别对应于所述透明导电层20的所述第一通道21。

优选地，所述透明导电层20的所述第一通道21的形状与所述外延单元10的所述半导体裸露部15的形状一致。更优选地，所述透明导电层20的所述第一通道21的尺寸稍大于所述外延单元10的所述半导体裸露部15的尺寸，以使所述外延单元10的所述P型半导体层14的一部分表面暴露在所述透明导电层20的所述第一通道21。

具体地说，首先，沉积一透明导电基层于所述外延单元10，以使所述透明导电基层层叠于所述外延单元10的所述P型半导体层14和所述N型半导体层12。值得一提的是，形成所述透明导电基层的材料可以是但不限于氧化铟锡，从而，所述透明导电基层可以是但不限于氧化铟锡层。优选地，所述透明导电基层的厚度尺寸范围为100埃-2000埃(包括100埃和2000埃)。例如，在本实用新型的所述半导体芯片的一个具体的示例中，可以通过但不限于溅射或者蒸镀的方式沉积所述透明导电基层于所述外延单元10，以使所述透明导电基层层叠于所述外延单元10的所述P型半导体层14和所述N型半导体层12。

其次，在沉积所述透明导电基层于所述外延单元10而使所述透明导电基层层叠于所述外延单元10的所述P型半导体层14和所述N型半导体层12之后，对所述透明导电基层进行合金操作。例如，对所述透明导电基层进行合金操作时使用的机台为快速退火炉(RTA)或者合金炉管，合金温度范围为500℃-600℃(包括500℃和600℃)。在合金的过程中需要通入氧气和氮气，其中通过调整氧气的含量的方式可以调整所述透明导电基层的性质。

接着，使用光刻胶在所述透明导电基层标识刻蚀图案，和通过湿法蚀刻的方式根据蚀刻图案蚀刻所述透明导电基层，以使所述透明导电基层形成层叠于所述外延单元10的所述P型半导体层14的所述透明导电层20和形成所述透明导电层20的所述第一通道21。最后，去除光刻胶。优选地，根据蚀刻图案蚀刻所述透明导电基层时使用的溶液可以是但不限于三氯化铁和盐酸的混合溶液。

继续参考附图6A和图6B，所述透明导电层20进一步具有一第二通道22，其中所述第二通道22形成于所述半导体芯片的所述第一端部101，并且所述外延单元10的所述P型半导体层14的一部分表面被暴露在所述透明导电层20的所述第二通道22。也就是说，所述透明导电层20的所述第二通道22延伸至所述外延单元10的所述P型半导体层14，以使所述外延单元10的所述P型半导体层14的一部分表面被暴露在所述透明导电层20的所述第二通道22。

优选地，所述透明导电层20的所述第一通道21和所述第二通道22藉由同一道蚀刻工艺形成。可选地，所述透明导电层20的所述第一通道21和所述第二通道22按照先后顺序形成，例如，在形成所述透明导电层20的所述第一通道21之后形成所述第二通道22，或者在形成所述透明导电层20的所述第二通道22之后形成所述第一通道21。

可选地，所述透明导电层20也可以没有所述第二通道22。

参考附图7A和图7B，所述绝缘层30具有一N型焊盘通道31、至少一列N型连接针通道32、至少一N型延伸连接针通道33、一P型焊盘通道34、至少一列P型连接针通道35以及至少一P型延伸连接针通道36。所述绝缘层30层叠于所述透明导电层20，并且所述绝缘层30经所述透明导电层20的所述第一通道21延伸至所述外延单元10的所述N型半导体层12和经所述透明导电层20的所述第二通道22延伸至所述外延单元10的所述P型半导体层14以及经所述外延单元10的所述边缘裸露部16延伸至所述外延单元10的所述衬底11。所述绝缘层30的所述N型焊盘通道31、每个所述N型连接针通道32以及每个所述N型延伸连接针通道33分别延伸至所述外延单元10的所述N型半导体层12，以暴露所述N型半导体层12的一部分表面于所述绝缘层30的所述N型焊盘通道31、每个所述N型连接针通道32以及每个所述N型连接针通道33。所述绝缘层30的所述P型焊盘通道34延伸至所述外延单元10的所述P型半导体层14，以暴露所述P型半导体层14的一部分表面于所述绝缘层30的所述P型焊盘通道34，和所述绝缘层30的每个所述P型连接针通道35和每个所述P型延伸连接针通道36分别延伸至所述透明导电层20，以暴露所述透明导电层20的一部分表面于所述绝缘层30的每个所述P型连接针通道35和每个所述P型延伸连接针通道36。

在本实用新型的所述半导体芯片中，所述绝缘层30的所述N型焊盘通道31对应于所述外延单元10的所述焊盘裸露部151，所述绝缘层30的每个所述N型连接针通道32分别对应于所述外延单元10的所述扩展条裸露部152，所述绝缘层30的每个所述N型扩展连接针通道33分别对应于所述外延单元10的每个所述延伸裸露部153。

在附图7A和图7B示出的所述半导体芯片的这个具体的示例中，所述绝缘层30具有一个所述N型焊盘通道31、一列所述N型连接针通道32、两对所述N型延伸连接针通道33、一个所述P型焊盘通道34、两列所述P型连接针通道35以及三对所述P型延伸连接针通道36。

所述绝缘层30的所述N型焊盘通道31形成于所述半导体芯片的所述第二端部102，并且所述N型焊盘通道31对应于所述外延单元10的所述焊盘裸露部151，和所述N型焊盘通道31延伸至所述外延单元10的所述N型半导体层12，以暴露所述N型半导体层12的一部分表面于所述绝缘层30的所述N型焊盘通道31。

所述绝缘层30的每个所述N型连接针通道32以相互间隔的方式在所述绝缘层30的中部自所述半导体芯片的所述第二端部102向所述第一端部101方向延伸，并且每个所述N型连接针通道32分别对应于所述外延单元10的所述扩展条裸露部152，和每个所述N型连接针通道32分别延伸至所述外延单元10的所述N型半导体层12，以暴露所述N型半导体层12的一部分表面于所述绝缘层30的每个所述N型连接针通道32。

所述绝缘层30的每个所述N型延伸连接针通道33分别对应于所述外延单元10的每个所述延伸裸露部153，和每个所述N型延伸连接针通道33分别延伸至所述外延单元10的所述N型半导体层12，以暴露所述N型半导体层12的一部分表面于所述绝缘层30的每个所述N型延伸连接针通道33。

所述绝缘层30的所述P型焊盘通道34形成于所述半导体芯片的所述第一端部101，并且所述P型焊盘通道34延伸至所述外延单元10的所述P型半导体层14，以暴露所述P型半导体层14的一部分表面于所述P型焊盘通道34。

所述绝缘层30的每个所述P型连接针通道35以相互间隔的方式在所述绝缘层30的边缘自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，并且每个所述P型连接针通道35分别延伸至所述透明导电层20，以暴露所述透明导电层20的一部分表面于所述绝缘层30的每个所述P型连接针通道35。

所述绝缘层30的每个所述P型延伸连接针通道36分别对应于每个所述N型延伸连接针通道33，并且每个所述P型延伸连接针通道36分别延伸至所述透明导电层20，以暴露所述透明导电层20的一部分表面于所述绝缘层30的每个所述P型延伸连接针通道36。

优选地，两列所述P型连接针通道35相对于一列所述N型连接针通道32相互对称。

更优选地，所述绝缘层30具有两对所述N型延伸连接针通道33和三对所述P型延伸连接针通道36，其中在任意两对所述P型延伸连接针通道36之间设有一对所述N型延伸连接针通道33，参考附图7A和图7B。可选地，所述绝缘层30具有三对所述N型延伸连接针通道33和两对所述P型延伸连接针通道36，其中在任意两对所述N型延伸连接针通道33之间设有一对所述P型延伸连接针通道36。

具体地说，首先，在所述透明导电层20沉积一绝缘基层，并允许所述绝缘基层经所述透明导电层20的所述第一通道21延伸至所述外延单元10的所述N型半导体层12、经所述透明导电层20的所述第二通道22延伸至所述外延单元10的所述P型半导体层14以及经所述外延单元10的所述边缘裸露部16延伸至所述外延单元10的所述衬底11。

值得一提的是，所述绝缘基层的材料可以是但不限于SiO2(二氧化硅)。优选地，利用等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)沉淀一层SiO2于所述透明导电层20，其中所述绝缘基层的厚度尺寸范围为600埃-3000埃(包括600埃和3000埃)。

其次，使用光刻胶在所述绝缘基层的表面标识刻蚀图案，和通过湿法蚀刻的方式根据蚀刻图案蚀刻所述绝缘基层，以使所述绝缘基层形成所述绝缘层30和形成所述绝缘层30的所述N型焊盘通道31、每个所述N型连接针通道32、每个所述N型延伸连接针通道33、所述P型焊盘通道34、每个所述P型连接针通道35和每个所述P型延伸连接针通道36。最后，去除光刻胶。优选地，根据蚀刻图案蚀刻所述绝缘基层时使用的溶液可以是但不限于氟化铵与氢氟酸的混合溶液。

进一步地，所述绝缘层30具有至少一P型扩展通道37，其中所述P型扩展通道37与所述P型焊盘通道34相邻，并且所述P型扩展通道37延伸至所述透明导电层20，以暴露所述透明导电层20的一部分表面于所述绝缘层30的所述P型扩展通道37。优选地，所述P型扩展通道37的数量为多个，例如在附图3A至图8B示出的所述半导体芯片的这个较佳示例中，所述P型扩展通道37的数量为三个，其中每个所述P型扩展通道37以相互邻近的方式环绕于所述P型焊盘通道34。

参考附图8A和图8B，所述电极组40包括一N型电极41和一P型电极42，其中所述N型电极41和所述P型电极42分别层叠于所述绝缘层30，并且所述N型电极41经所述绝缘层30的所述N型焊盘通道31、每个所述N型连接针通道32和每个所述N型延伸连接针通道33延伸至和被电连接于所述外延单元10的所述N型半导体层12，相应地，所述P型电极42经所述绝缘层30的所述P型焊盘通道34延伸至和被电连接于所述外延单元10的所述P型半导体层14以及经所述绝缘层30的每个所述P型连接针通道35和每个所述P型延伸连接针通道36延伸至和被电连接于所述透明导电层20。优选地，所述P型电极42进一步经所述绝缘层30的每个所述P型扩展通道37延伸至和被电连接于所述透明导电层20。

具体地说，所述N型电极41包括一N型电极焊盘411、至少一N型电极扩展条412、至少一列N型电极连接针413以及至少一N型电极延伸触角414，其中所述N型电极41的所述N型电极焊盘411在所述半导体芯片的所述第二端部102层叠于所述绝缘层30，并且所述N型电极焊盘411经所述绝缘层30的所述N型焊盘通道31延伸至和被电连接于所述外延单元10的所述N型半导体层12，其中所述N型电极41的所述N型电极扩展条412层叠于所述绝缘层30，并且所述N型电极扩展条412在所述绝缘层30的中部自所述N型电极焊盘411向所述半导体芯片的所述第一端部101方向延伸，其中所述N型电极41的每个所述N型电极连接针413分别自所述N型电极扩展条412经所述绝缘层30的每个所述N型连接针通道32延伸至和被电连接于所述外延单元10的所述N型半导体层12，其中所述N型电极41的每个所述N型电极延伸触角414分别自所述N型电极扩展条412向所述绝缘层30的的边缘方向延伸，并且每个所述N型电极延伸触角414分别经所述绝缘层30的每个所述N型延伸连接针通道33延伸至和被电连接于所述外延单元10的所述N型半导体层12。

进一步地，所述N型电极延伸触角414包括一N型电极延伸部4141和至少一N型电极延伸连接针4142，其中所述N型电极延伸部4141层叠于所述绝缘层30和自所述N型电极扩展条412向所述绝缘层30的边缘方向延伸，其中每个所述N型电极延伸连接针4142经所述绝缘层30的每个所述N型延伸连接针通道33延伸至和被电连接于所述外延单元10的所述N型半导体层12。

值得一提的是，所述N型电极41的所述N型电极延伸触角414对应于所述绝缘层30的所述N型延伸连接针通道33，因此，在所述绝缘层30的所述N型延伸连接针通道33成对出现的所述半导体芯片的示例中，所述N型电极41的所述N型电极延伸触角414也是成对的。因此，在附图3A至图8B示出的所述半导体芯片的这个具体的示例中，所述N型电极41包括两对所述N型电极延伸触角414，并且每对所述N型电极延伸触角414相对于所述N型电极扩展条412相互对称。优选地，所述N型电极41的所述N型电极扩展条412的延伸方向和所述N型电极延伸触角414的延伸方向之间形成锐角夹角，以便于电流自所述N型电极41的所述N型电极扩展条412流动至所述N型电极延伸触角414。

优选地，所述N型电极41的所述N型电极焊盘411、所述N型电极扩展条412、每个所述N型电极连接针413以及所述N型电极延伸触角414同时形成，从而使得所述N型电极扩展条412被电连接于所述N型电极焊盘411、使得每个所述N型电极连接针413分别被电连接于所述N型电极扩展条412，以及使得每个所述N型电极延伸触角414分别被电连接于所述N型电极扩展条412。例如，首先使用负胶在所述绝缘层30的表面制作N型电极图形，将需要沉积所述N型电极41的位置裸露出来，其次使用金属蒸镀机台蒸镀金属层，再次使用金属剥离的方式去除多余的金属层，以形成所述N型电极41。

相应地，所述P型电极42包括一P型电极焊盘421、至少一P型电极扩展条422、至少一列P型电极连接针423以及至少一P型电极延伸触角424，其中所述P型电极42的所述P型电极焊盘421在所述半导体芯片的所述第一端部101层叠于所述绝缘层30，并且所述P型电极焊盘421经所述绝缘层30的所述P型焊盘通道34延伸至和被电连接于所述外延单元10的所述P型半导体层14，其中所述P型电极42的所述P型电极扩展条422层叠于所述绝缘层30，并且所述P型电极扩展条422在所述绝缘层30的边缘自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，其中所述P型电极42的每个所述P型电极连接针423分别自所述P型电极扩展条422经所述绝缘层30的每个所述P型连接针通道35延伸至和被电连接于所述透明导电层20，其中所述P型电极42的每个所述P型电极延伸触角424分别自所述P型电极扩展条422向所述绝缘层30的中部方向延伸，并且每个所述P型电极延伸触角424分别经所述绝缘层30的每个所述P型延伸连接针通道36延伸至和被电连接于所述透明导电层20。

进一步地，所述P型电极延伸触角424包括一P型电极延伸部4241和至少一P型电极延伸连接针4242，其中所述P型电极延伸部4241层叠于所述绝缘层30和自所述P型电极扩展条422向所述绝缘层30的中部方向延伸，其中每个所述P型电极延伸连接针4242经所述绝缘层30的每个所述P型延伸连接针通道36延伸至和被电电连接于所述透明导电层20。

值得一提的是，所述P型电极42的所述P型电极延伸触角424对应于所述绝缘层30的所述P型延伸连接针通道36，因此，在所述绝缘层30的所述P型延伸连接针通道36成对出现的所述半导体芯片的示例中，所述P型电极42的所述P型电极延伸触角424也是成对的。因此，在附图3A至图8B示出的所述半导体芯片的这个具体的示例中，所述P型电极42包括三对所述P型电极延伸触角424。优选地，所述P型电极42的所述P型电极扩展条422的延伸方向和所述P型电极延伸触角424的延伸方向之间形成锐角夹角，以便于电流自所述P型电极42的所述P型电极扩展条422流动至所述P型电极延伸触角424。

所述P型电极42进一步包括至少一P型电极辅助部425和至少一P型电极辅助连接针426，其中所述P型电极辅助部425层叠于所述绝缘层30，并且所述P型电极辅助部425延伸于所述P型电极焊盘421，并且所述P型电极辅助连接针426经所述绝缘层30的所述P型扩展通道37延伸至和被电连接于所述透明导电层20。

优选地，所述P型电极42的所述P型电极焊盘421、所述P型电极扩展条422、所述P型电极连接针423、所述P型电极延伸触角424、所述P型电极辅助部425以及所述P型电极辅助连接针426同时形成例如，首先使用负胶在所述绝缘层30的表面制作P型电极图形，将需要沉积所述P型电极42的位置裸露出来，其次使用金属蒸镀机台蒸镀金属层，再次使用金属剥离的方式去除多余的金属层，以形成所述P型电极42。

在附图3A至图8B示出的所述半导体芯片的这个较佳示例中，所述绝缘层30的一列所述N型电极连接针通道33中相邻所述N型电极连接针通道33之间的间距相同，相应地，所述N型电极41的一列所述N型电极连接针413中相邻所述N型电极连接针413之间的间距相同；所述绝缘层30的一列所述P型电极连接针通道36中相邻所述P型电极连接针通道36之间的间距相同，相应地，所述P型电极42的一列所述P型电极连接针423中相邻所述P型电极连接针423之间的间距相同。

在附图9A至图9C示出的所述半导体芯片的另一个较佳示例中，所述绝缘层30的一列所述N型电极连接针通道33中的至少一个所述N型电极连接针通道33与两个相邻所述N型电极连接针通道33之间的间距不同，相应地，所述N型电极41的一列所述N型电极连接针413中的至少一个所述N型电极连接针413与两个相邻所述N型电极连接针413之间的间距不同；所述绝缘层30的一列所述P型电极连接针通道36中的至少一个所述P型电极连接针通道36与两个相邻所述P型电极连接针通道36之间的间距不同，相应地，所述P型电极42的一列所述P型电极连接针423中的至少一个所述P型电极连接针423与两个相邻所述P型电极连接针423之间的间距不同。通过上述这样的方式，电流能够均匀地分布于所述外延单元10的所述N型半导体层12和所述P型半导体层14，从而使得所述半导体芯片的不同区域的电流密度一致，以便于通过控制所述半导体芯片的电流密度的方式提高所述半导体芯片的发光效率。

优选地，所述绝缘层30的一列所述N型电极连接针通道33中相邻所述N型电极连接针通道33之间的间距渐变，相应地，所述N型电极41的一列所述N型电极连接针413中相邻所述N型电极连接针413之间的间距渐变；所述绝缘层30的一列所述P型电极连接针通道36中相邻所述P型电极连接针通道36之间的间距渐变，相应地，所述P型电极42的一列所述P型电极连接针423中相邻所述P型电极连接针423之间的间距渐变。通过上述这样的方式，电流能够均匀地分布于所述外延单元10的所述N型半导体层12和所述P型半导体层14，从而使得所述半导体芯片的不同区域的电流密度一致，以便于通过控制所述半导体芯片的电流密度的方式提高所述半导体芯片的发光效率。

更优选地，所述绝缘层30的一列所述N型电极连接针通道33中相邻所述N型电极连接针通道33之间的间距自所述半导体芯片的所述第二端部102向所述第一端部101方向递减，相应地，所述N型电极41的一列所述N型电极连接针413中相邻所述N型电极连接针413之间的间距自所述半导体芯片的所述第二端部102向所述第一端部101方向递减；所述绝缘层30的一列所述P型电极连接针通道36中相邻所述P型电极连接针通道36之间的间距自所述半导体芯片的所述第一端部101向所述第二端部102方向先递减再递增，相应地，所述P型电极42的一列所述P型电极连接针423中相邻所述P型电极连接针423之间的间距自所述半导体芯片的所述第一端部101向所述第二端部102方向先递减再递增。通过上述这样的方式，电流能够均匀地分布于所述外延单元10的所述N型半导体层12和所述P型半导体层14，从而使得所述半导体芯片的不同区域的电流密度一致，以便于通过控制所述半导体芯片的电流密度的方式提高所述半导体芯片的发光效率。

附图10示出了所述半导体芯片的另一较佳示例，与附图3A至图8B示出的所述半导体芯片不同的是，在附图10示出的所述半导体芯片的这个较佳示例中，所述N型电极41包括一个所述N型电极焊盘411、两个所述N型电极扩展条412、两列所述N型电极连接针413以及三对所述N型电极延伸触角414，其中所述N型电极41的所述N型电极焊盘411在所述半导体芯片的所述第二端部102层叠于所述绝缘层30，并且所述N型电极焊盘411经所述绝缘层30的所述N型焊盘通道31延伸至和被电连接于所述N型半导体层12，其中所述N型电极41的每个所述N型电极扩展条412分别在所述绝缘层30的边缘自所述半导体芯片的所述第二端部102向所述第一端部101方向内延伸，其中所述N型电极41的每个所述N型电极连接针413分别经所述绝缘层30的每个所述N型电极连接针通道33延伸至和被电连接于所述N型半导体层12，其中所述N型电极41的每个所述N型电极延伸触角414分别自所述N型电极扩展条412向所述绝缘层30的中部方向延伸，并且所述N型电极延伸触角414经所述绝缘层30的所述N型延伸连接针通道33延伸至和被电连接于所述N型半导体层12。

相应地，所述P型电极42包括一个所述P型电极焊盘421、一个所述P型电极扩展条422、一列所述P型电极连接针423以及两对所述P型电极延伸触角424，其中所述P型电极42的所述P型电极焊盘421在所述半导体芯片的所述第一端部101层叠于所述绝缘层30，并且所述P型电极焊盘421经所述绝缘层30的所述P型电极连接针通道34延伸至和被电连接于所述P型半导体层14，其中所述P型电极42的所述P型电极扩展条422在所述绝缘层30的中部自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，其中所述P型电极42的每个所述P型电极连接针423分别经所述绝缘层30的每个所述P型电极连接针通道36延伸至和被电连接于所述透明导电层20，其中所述P型电极42的每个所述P型电极延伸触角424分别自所述P型电极扩展条422向所述绝缘层30的边缘方向延伸，并且所述P型电极延伸部触角424经所述绝缘层30的所述P型延伸连接针通道36延伸至和被电连接于所述透明导电层20。

优选地，在所述半导体芯片的长度方向，两个所述N型电极延伸触角414之间具有一个所述P型电极延伸触角424。可选地，在所述半导体芯片的长度方向，两个所述P型电极延伸触角424之间具有一个所述N型电极延伸触角414。值得一提的是，所述半导体芯片的长度方向是指所述半导体芯片的所述第一端部101和所述第二端部102对应的方向。

依本实用新型的另一个方面，本实用新型进一步提供所述半导体芯片的电流扩展方法，其中所述电流扩展方法包括如下步骤：

电流在经所述N型电极41的所述N型电极扩展条412沿着所述半导体芯片的长度方向扩展的同时通过所述N型电极41的至少一个所述N型电极延伸触角414向所述半导体芯片的宽度方向扩展；和

电流在经所述P型电极42的所述P型电极扩展条422沿着所述半导体芯片的长度方向扩展的同时通过所述P型电极42的至少一个所述P型电极延伸触角424向所述半导体芯片的宽度方向扩展。

进一步地，在上述方法中，电流通过所述N型电极41的所述N型电极延伸触角414自所述半导体芯片的中部向边缘方向扩展和通过所述P型电极42的所述P型电极延伸触角424自所述半导体芯片的边缘向中部方向扩展；或者电流通过所述N型电极41的所述N型电极延伸触角414自所述半导体芯片的边缘向中部方向扩展和通过所述P型电极42的所述P型电极延伸触角424自所述半导体芯片的中部向边缘方向扩展。

值得注意的是，在本实用新型中所涉及的“层叠”可以是直接层叠，也可以是间接层叠。例如，所述外延单元10的所述N型半导体层12层叠于所述衬底11可以是指所述N型半导体层12直接地层叠于所述衬底11，即，自所述衬底11的表面直接生长所述N型半导体层12，以使所述N型半导体层12层叠于所述衬底11；所述外延单元10的所述N型半导体层12层叠于所述衬底11也可以是指所述N型半导体层12间接地层叠于所述衬底11，即，在所述衬底11和所述N型半导体层12之间还可以设置有其他层，例如但不限于缓冲层，即，首先在所述衬底11的表面生长缓冲层，然后再在缓冲层的表面生长所述N型半导体层12，以使得所述N型半导体层12层叠于所述衬底11。

值得注意的是，在本实用新型的说明书附图中示出所述半导体芯片的所述衬底11、所述N型半导体层12、所述有源区13、所述P型半导体层14、所述透明导电层20、所述绝缘层30、所述N型电极41和所述P型电极42的厚度仅为示例，其并不表示所述衬底11、所述N型半导体层12、所述有源区13、所述P型半导体层14、所述透明导电层20、所述绝缘层30、所述N型电极41和所述P型电极42的真实厚度。并且，所述衬底11、所述N型半导体层12、所述有源区13、所述P型半导体层14、所述透明导电层20、所述绝缘层30、所述N型电极41和所述P型电极42之间的真实比例关系也不像附图中示出的那样。

本领域的技术人员可以理解的是，以上实施例仅为举例，其中不同实施例的特征可以相互组合，以得到根据本实用新型揭露的内容很容易想到但是在附图中没有明确指出的实施方式。

本领域的技术人员应理解，上述描述及附图中所示的本实用新型的实施例只作为举例而并不限制本实用新型。本实用新型的目的已经完整并有效地实现。本实用新型的功能及结构原理已在实施例中展示和说明，在没有背离所述原理下，本实用新型的实施方式可以有任何变形或修改。

Claims (24)

1.一发光二极管的半导体芯片，其特征在于，包括：

一外延单元，其包括依次层叠的一衬底、一N型半导体层、一有源区以及一P型半导体层；

一透明导电层，其层叠于所述P型半导体层；

一绝缘层，其层叠于所述透明导电层；以及

一电极组，其进一步包括：一N型电极，其包括一N型电极焊盘、至少一N型电极扩展条、至少一列N型电极连接针以及至少一N型电极延伸触角，其中所述N型电极焊盘层叠于所述绝缘层和在穿过所述绝缘层后被电连接于所述N型半导体层，其中所述N型电极扩展条延伸于所述N型电极焊盘和层叠于所述绝缘层，其中每个所述N型电极连接针分别延伸于所述N型电极扩展条和在穿过所述绝缘层后被电连接于所述N型半导体层，其中所述N型电极延伸触角延伸于所述N型电极扩展条和在穿过所述绝缘层后被电连接于所述N型半导体层；和

一P型电极，其包括一P型电极焊盘、至少一P型电极扩展条、至少一列P型电极连接针以及至少一P型电极延伸触角，其中所述P型电极焊盘层叠于所述绝缘层和在穿过所述绝缘层后被电连接于所述P型半导体层，其中所述P型电极扩展条延伸于所述P型电极焊盘和层叠于所述绝缘层，其中每个所述P型电极连接针分别延伸于所述P型电极扩展条和在穿过所述绝缘层后被电连接于所述透明导电层，其中所述P型电极延伸触角延伸于所述P型电极扩展条和在穿过所述绝缘层后被电连接于所述透明导电层。

2.根据权利要求1所述的半导体芯片，其中所述N型电极延伸触角包括一N型电极延伸部和至少一N型电极延伸连接针，其中所述N型电极延伸部延伸于所述N型电极扩展条和层叠于所述绝缘层，所述N型电极延伸连接针延伸于所述N型电极延伸部和在穿过所述绝缘层后被电连接于所述N型半导体层。

3.根据权利要求1所述的半导体芯片，其中所述P型电极延伸触角包括一P型电极延伸部和至少一P型电极延伸连接针，其中所述P型电极延伸部延伸于所述P型电极扩展条和层叠于所述绝缘层，所述P型电极延伸连接针延伸于所述P型电极延伸部和在穿过所述绝缘层后被电连接于所述透明导电层。

4.根据权利要求2所述的半导体芯片，其中所述P型电极延伸触角包括一P型电极延伸部和至少一P型电极延伸连接针，其中所述P型电极延伸部延伸于所述P型电极扩展条和层叠于所述绝缘层，所述P型电极延伸连接针延伸于所述P型电极延伸部和在穿过所述绝缘层后被电连接于所述透明导电层。

5.根据权利要求4所述的半导体芯片，其中所述N型电极延伸部的延伸方向和所述N型电极扩展条的延伸方向之间形成锐角夹角；相应地，所述P型电极延伸部的延伸方向和所述P型电极扩展条的延伸方向之间形成锐角夹角。

6.根据权利要求1至5中任一所述的半导体芯片，其中所述N型电极包括一个所述N型电极焊盘、一个所述N型电极扩展条、一列所述N型电极连接针以及至少一对所述N型电极延伸触角，其中所述N型电极焊盘在所述半导体芯片的第二端部层叠于所述绝缘层，所述N型电极扩展条在所述绝缘层的中部自所述半导体芯片的第二端部向第一端部方向延伸，每个所述N型电极连接针分别在所述绝缘层的中部穿过所述绝缘层，每个所述N型电极延伸触角分别相互对称地自所述N型电极扩展条向所述绝缘层的边缘方向延伸；相应地，所述P型电极包括一个所述P型电极焊盘、两个所述P型电极扩展条、两列所述P型电极连接针以及至少一对所述P型电极延伸触角，其中所述P型电极焊盘在所述半导体芯片的第一端部层叠于所述绝缘层，每个所述P型电极扩展条分别在所述绝缘层的边缘自所述半导体芯片的第一端部向第二端部方向延伸，每个所述P型电极连接针分别在所述绝缘层的边缘穿过所述绝缘层，每个所述P型电极延伸触角分别相互对称地自每个所述P型电极扩展条向所述绝缘层的中部方向延伸。

7.根据权利要求1至5中任一所述的半导体芯片，其中所述N型电极包括一个所述N型电极焊盘、两个所述N型电极扩展条、两列所述N型电极连接针以及至少一对所述N型电极延伸触角，其中所述N型电极焊盘在所述半导体芯片的第二端部层叠于所述绝缘层，每个所述N型电极扩展条在所述绝缘层的边缘自所述半导体芯片的第二端部向第一端部方向延伸，每个所述N型电极连接针分别在所述绝缘层的边缘穿过所述绝缘层，每个所述N型电极延伸触角分别相互对称地自每个所述N型电极扩展条向所述绝缘层的中部方向延伸；相应地，所述P型电极包括一个所述P型电极焊盘、一个所述P型电极扩展条、一列所述P型电极连接针以及至少一对所述P型电极延伸触角，其中所述P型电极焊盘在所述半导体芯片的第一端部层叠于所述绝缘层，所述P型电极扩展条分别在所述绝缘层的中部自所述半导体芯片的第一端部向第二端部方向延伸，每个所述P型电极连接针分别在所述绝缘层的中部穿过所述绝缘层，每个所述P型电极延伸触角分别相互对称地自所述P型电极扩展条向所述绝缘层的边缘方向延伸。

8.根据权利要求6所述的半导体芯片，其中所述N型电极包括两对所述N型电极延伸触角，所述P型电极包括三对所述P型电极延伸触角，其中在所述半导体芯片的长度方向，两个所述P型电极延伸触角之间具有一个所述N型电极延伸触角。

9.根据权利要求7所述的半导体芯片，其中所述N型电极包括两对所述N型电极延伸触角，所述P型电极包括三对所述P型电极延伸触角，其中在所述半导体芯片的长度方向，两个所述P型电极延伸触角之间具有一个所述N型电极延伸触角。

10.根据权利要求6所述的半导体芯片，其中所述N型电极包括三对所述N型电极延伸触角，所述P型电极包括两对所述P型电极延伸触角，其中在所述半导体芯片的长度方向，两个所述N型电极延伸触角之间具有一个所述P型电极延伸触角。

11.根据权利要求7所述的半导体芯片，其中所述N型电极包括三对所述N型电极延伸触角，所述P型电极包括两对所述P型电极延伸触角，其中在所述半导体芯片的长度方向，两个所述N型电极延伸触角之间具有一个所述P型电极延伸触角。

12.根据权利要求1至5中任一所述的半导体芯片，其中一列所述N型电极连接针中的相邻所述N型电极连接针之间的间距相同；相应地，一列所述P型电极连接针中的相邻所述P型电极连接针之间的间距相同。

13.根据权利要求6所述的半导体芯片，其中一列所述N型电极连接针中的相邻所述N型电极连接针之间的间距相同；相应地，一列所述P型电极连接针中的相邻所述P型电极连接针之间的间距相同。

14.根据权利要求7所述的半导体芯片，其中一列所述N型电极连接针中的相邻所述N型电极连接针之间的间距相同；相应地，一列所述P型电极连接针中的相邻所述P型电极连接针之间的间距相同。

15.根据权利要求1至5中任一所述的半导体芯片，其中一列所述N型电极连接针中的至少一个所述N型电极连接针与两个相邻所述N型电极连接针之间的间距不同；相应地，一列所述P型电极连接针中的至少一个所述P型电极连接针与两个相邻所述P型电极连接针之间的间距不同。

16.根据权利要求6所述的半导体芯片，其中一列所述N型电极连接针中的至少一个所述N型电极连接针与两个相邻所述N型电极连接针之间的间距不同；相应地，一列所述P型电极连接针中的至少一个所述P型电极连接针与两个相邻所述P型电极连接针之间的间距不同。

17.根据权利要求7所述的半导体芯片，其中一列所述N型电极连接针中的至少一个所述N型电极连接针与两个相邻所述N型电极连接针之间的间距不同；相应地，一列所述P型电极连接针中的至少一个所述P型电极连接针与两个相邻所述P型电极连接针之间的间距不同。

18.根据权利要求15所述的半导体芯片，其中一列所述N型电极连接针中的相邻所述N型电极连接针之间的间距渐变；相应地，一列所述P型电极连接针中的相邻所述P型电极连接针之间的间距渐变。

19.根据权利要求18所述的半导体芯片，其中一列所述N型电极连接针中的相邻所述N型电极连接针之间的间距自所述半导体芯片的第二端部向第一端部方向依次递减；相应地，一列所述P型电极连接针中的相邻所述P型电极连接针之间的间距自所述半导体芯片的第一端部向第二端部方向先递减后递增。

20.根据权利要求1至5中任一所述的半导体芯片，其中所述透明导电层具有一第一通道和一第二通道，所述第一通道延伸至所述N型半导体层，所述第二通道延伸至所述P型半导体层，其中所述绝缘层经所述透明导电层的所述第一通道延伸至所述N型半导体层和经所述透明导电层的所述第二通道延伸至所述P型半导体层。

21.根据权利要求6所述的半导体芯片，其中所述透明导电层具有一第一通道和一第二通道，所述第一通道延伸至所述N型半导体层，所述第二通道延伸至所述P型半导体层，其中所述绝缘层经所述透明导电层的所述第一通道延伸至所述N型半导体层和经所述透明导电层的所述第二通道延伸至所述P型半导体层。

22.根据权利要求7所述的半导体芯片，其中所述透明导电层具有一第一通道和一第二通道，所述第一通道延伸至所述N型半导体层，所述第二通道延伸至所述P型半导体层，其中所述绝缘层经所述透明导电层的所述第一通道延伸至所述N型半导体层和经所述透明导电层的所述第二通道延伸至所述P型半导体层。

23.根据权利要求20所述的半导体芯片，其中所述外延单元具有一半导体裸露部，所述半导体裸露部自所述P型半导体层经所述有源区延伸至所述N型半导体层，并且所述外延单元的所述半导体裸露部对应于和连通于所述透明导电层的所述第一通道。

24.根据权利要求23所述的半导体芯片，其中所述外延单元具有一边缘裸露部，所述边缘裸露部自所述P型半导体层经所述有源区和所述N型半导体层延伸至所述衬底，其中所述绝缘层经所述边缘裸露部延伸至所述衬底。