CN109192830A - 用于发光二极管的半导体芯片 - Google Patents
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Abstract
本发明公开了一用于发光二极管的半导体芯片，其包括一外延单元、至少一电流阻挡层、一透明导电层、一N型电极以及一P型电极，其中所述电流阻挡层层叠于所述外延单元的N型半导体层，所述透明导电层以包覆所述电流阻挡层的方式层叠于所述外延单元的P型半导体层，并且所述透明导电层的一列穿孔分别对应于所述电流阻挡层的不同位置，并且一列所述穿孔中的至少一个所述穿孔和相邻所述穿孔不同，所述N型电极层叠于所述N型半导体层，所述P型电极层叠于所述透明导电层，并且所述P型电极的每个P型叉指分别形成于和被保持在所述透明导电层的每个所述穿孔。
Description
技术领域
本发明涉及一LED芯片，特别涉及一用于发光二极管的半导体芯片及其制造方法。
背景技术
现有技术的正装LED芯片由两种结构，业界通常使用光刻步骤来对这两种结构的正装LED芯片进行命名，即，三道结构正装LED芯片和五道结构正装LED芯片。也就是说，三道结构正装LED芯片在被制作的过程中使用三道光刻步骤，五道结构正装LED芯片在被制作的过程中使用五道光刻步骤，通常情况下，五道结构正装LED芯片的光刻步骤也可以由五道光刻步骤简化为四道光刻步骤。对于三道结构正装LED芯片来说，其工序包括Mesa工序(台阶，指的是利用干法蚀刻的方式在外延片表面制作N型层裸露区域的工序)、ITO工序(指的是透明导电膜层图形工序)以及PV&Pad工序(指的是钝化层和电极使用相同的一道工序光刻图形制作的工序)；对于五道结构正装LED芯片来说，其工序包括Mesa工序、CB工序(电流阻挡层的制作工序)、ITO工序以及PV&Pad工序。从结构上来看说，三道结构正装LED芯片和五道结构正装LED芯片无明显差异，从流程上来说，五道结构正装LED芯片比五道结构正装LED芯片多了电流阻挡层(CB)的结构，其为P型电极的电流阻挡层，目的是为了防止正装LED芯片从P型电极注入的电流集中在P型电极的正下方而造成的电流拥挤效应。当然，电流阻挡层结构的增加为增加正装LED芯片制程成本，基于此，业内常用的小功率芯片、显示用芯片为三道结构正装LED芯片，而大功率芯片、照明用芯片为五道结构正装LED芯片。
从五道结构正装LED芯片的PN二极管正负极电阻组成来看，P型电极电流流经金属电极以被金属电极扩展后注入透明导电层，然后经过透明导电层之后注入P型氮化镓层，最后进入有源层；而N型电极电阻组成为电子经过金属电极以被金属电极扩展后注入N型氮化镓层，最后进入有源区，以在有源区复合发光。从整个电流过程来看，相对于半导体层的电导率，金属电极的电导率较高，因此，P型电极表面的电流有聚集在P叉指电极末端的趋势。从五道结构正装LED芯片的发光特性的曲线来看，随着电流密度的上升，亮度有上升然后下降的趋势，存在饱和电流密度，这会影响五道结构正装LED芯片的发光效率。理想的高亮度发光芯片结构能够使得正装LED芯片的电流密度维持在发光效率较高的区域，然而，目前的五道结构正装LED芯片无法实现。
发明内容
本发明的一个目的在于提供一用于发光二极管的半导体芯片，其中所述半导体芯片提供一P型半导体层，被注入所述P型半导体层的电流能够被均匀地分布，从而有利于提升所述半导体芯片的整体亮度。
本发明的一个目的在于提供一用于发光二极管的半导体芯片，其中所述半导体芯片提供层叠于所述P型半导体层的一透明导电层和层叠于所述透明导电层的一P型电极，其中经所述P型电极注入的电流能够经所述透明导电层的扩散后被均匀地注入所述P型半导体层，从而有利于提升所述半导体芯片的整体亮度。本发明的一个目的在于提供一用于发光二极管的半导体芯片，其中所述P型电极提供至少一列P型叉指，其中一列所述P型叉指沿着所述半导体芯片的长度方向排列并插入到所述透明导电层的内部，通过这样的方式，电流能够自所述透明导电层的表面和内部经所述P型电极被注入所述透明导电层，这样的方式有利于均匀地注入电流至所述P型半导体层。
本发明的一个目的在于提供一用于发光二极管的半导体芯片，其中所述P型电极提供一P型电极焊盘和至少一P型电极扩展条，其中所述P型电极焊盘形成于所述半导体芯片的第一端部，所述P型电极扩展条自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸，一列所述P型叉指中的每个P型叉指分别相互间隔地形成于所述P型电极扩展条，并且一列所述P型叉指中的至少一个所述P型叉指和相邻所述P型叉指的形状或尺寸不同，通过这样的方式，有利于经所述P型电极注入的电流能够经所述透明导电层的扩散后被均匀地注入所述P型半导体层。
本发明的一个目的在于提供一用于发光二极管的半导体芯片，其中一列所述P型叉指中的每个所述P型叉指的形状沿着所述P型电极扩展条渐变，通过这样的方式，有利于经所述P型电极注入的电流能够经所述透明导电层的扩散后被均匀地注入所述P型半导体层。
本发明的一个目的在于提供一用于发光二极管的半导体芯片，其中一列所述P型叉指中的每个所述P型叉指的尺寸沿着所述P型电极扩展条渐变，通过这样的方式，有利于经所述P型电极注入的电流能够经所述透明导电层的扩散后被均匀地注入所述P型半导体层。
本发明的一个目的在于提供一用于发光二极管的半导体芯片，其中一列所述P型叉指中的相邻两个所述P型叉指之间的间距沿着所述P型电极扩展条渐变，通过这样的方式，有利于经所述P型电极注入的电流能够经所述透明导电层的扩散后被均匀地注入所述P型半导体层。
依本发明的一个方面，本发明提供一用于发光二极管的半导体芯片，其包括：
一外延单元，其中所述外延单元包括依次层叠的一衬底、一N型半导体层、一有源区和一P型半导体层以及具有自所述P型半导体层经所述有源区延伸至所述N型半导体层的至少一半导体裸露部；
至少一电流阻挡层，其中所述电流阻挡层层叠于所述P型半导体层；
一透明导电层，其中所述透明导电层具有至少一列穿孔，其中所述透明导电层以包覆所述电流阻挡层的方式层叠于所述P型半导体层，所述透明导电层的所述穿孔对应于所述电流阻挡层，并且一列所述穿孔中的至少一个所述穿孔与相邻所述穿孔不同；以及
一电极组，其中所述电极组包括层叠于所述N型半导体层的一N型电极和层叠于所述透明导电层的一P型电极，其中所述N型电极包括形成于所述半导体芯片的第二端部的一N型电极焊盘和自所述N型电极焊盘向所述半导体芯片的第二端部方向延伸的至少一N型电极扩展条，其中所述P型电极包括形成于所述半导体芯片的第一端部的一P型电极焊盘和自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸的至少一P型电极扩展条，其中所述P型电极扩展条具有一列P型叉指，其中所述P型叉指形成于和被保持在所述透明导电层的所述穿孔。
根据本发明的一个实施例，一列所述穿孔中的每个所述穿孔的尺寸从所述半导体芯片的第一端部向所述第二端部方向逐渐增大，从而一列所述P型叉指中的每个所述P型叉指的尺寸从所述半导体芯片的第一端部向第二端部反向逐渐增大。
根据本发明的一个实施例，一列所述穿孔中的每个所述穿孔的尺寸从所述半导体芯片的第一端部向所述第二端部方向逐渐减小，从而一列所述P型叉指中的每个所述P型叉指的尺寸从所述半导体芯片的第一端部向第二端部反向逐渐减小。
根据本发明的一个实施例，一列所述穿孔中的相邻两个所述穿孔之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐增大，从而一列所述P型叉指中的相邻两个所述P型叉指之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐增大。
根据本发明的一个实施例，一列所述穿孔中的相邻两个所述穿孔之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐减小，从而一列所述P型叉指中的相邻两个所述P型叉指之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐减小。
根据本发明的一个实施例，所述N型电极包括一个所述N型电极扩展条，所述N型电极扩展条在所述半导体芯片的中部沿着所述半导体芯片的长度方向延伸，其中所述P型电极包括两个所述P型电极扩展条，两个所述P型电极扩展条以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向延伸，其中所述N型电极扩展条被保持在两个所述P型电极扩展条之间。
根据本发明的一个实施例，所述N型电极包括两个所述N型电极扩展条，两个所述N型电极扩展条裸露部在所述半导体芯片的中部沿着所述半导体芯片的长度方向延伸，其中所束缚P型电极包括三个所述P型电极扩展条，分别为一第一P型电极扩展条、一第二P型电极扩展条以及一第三P型电极扩展条，所述第一P型电极扩展条和所述第三P型电极扩展条以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向延伸，所述第二P型电极扩展条在所述半导体芯片的中部沿着所述半导体芯片的长度方向延伸，其中一个所述N型电极扩展条被保持在所述第一P型电极扩展条和所述第二P型电极扩展条之间，另一个所述N型电极扩展条被保持在所述第二P型电极扩展条和所述第三P型电极扩展条之间。
根据本发明的一个实施例，所述N型电极包括两个所述N型电极扩展条，两个所述N型电极扩展条以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向延伸，其中所述P型电极包括一个所述P型电极扩展条，所述P型电极扩展条在所述半导体芯片的中部沿着所述P型电极的长度方向延伸，其中所述P型电极扩展条被保持在两个所述N型电极扩展条之间。
根据本发明的一个实施例，所述N型电极包括三个所述N型电极扩展条，分别为一第一N型电极扩展条、一第二N型电极扩展条以及一第三N型电极扩展条，所述第一N型电极扩展条和所述第三N型电极扩展条以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向延伸，所述第二N型电极扩展条在所述半导体芯片的中部沿着所述半导体芯片的长度方向延伸，其中所述P型电极包括两个所述P型电极扩展条，两个所述P型电极扩展条以相互对称的方式在所述半导体芯片的中部沿着所述半导体芯片的长度方形延伸，其中一个所述P型电极扩展条被保持在所述第一N型电极扩展条和所述第二N型电极扩展条之间，另一个所述P型电极扩展条被保持在所述第二N型电极扩展条和所述第三N型电极扩展条之间。
根据本发明的一个实施例，所述外延单元的所述N型半导体层的被暴露在所述半导体裸露部的表面层叠有至少一个所述电流阻挡层，其中所述N型电极包覆层叠于所述N型半导体层的所述电流阻挡层。
根据本发明的一个实施例，层叠于所述N型半导体层的所述电流阻挡层呈条带状，其沿着所述半导体芯片的长度方向延伸。
根据本发明的一个实施例，层叠于所述N型半导体层的所述电流阻挡层的数量是多个，这些所述电流阻挡层呈条带状排列地沿着所述半导体芯片的长度方向延伸，并且在相邻两个所述电流阻挡层之间具有间隔缝隙。
根据本发明的一个实施例，所述半导体芯片进一步包括一钝化层，其中所述钝化层具有一第一通孔和一第二通孔，其中所述钝化层以包覆所述N型电极和所述P型电极的方式层叠于所述P型半导体层和所述透明导电层，并且所述钝化层的所述第一通孔对应于所述N型电极，所述钝化层的所述第二通孔对应于所述P型电极。
附图说明
图1A是依本发明的第一较佳实施例的一半导体芯片的制造步骤的俯视示意图。图1B是依本发明的上述较佳实施例的所述半导体芯片的制造步骤的剖视示意图。
图2A是依本发明的第二较佳实施例的一半导体芯片的制造步骤的剖视示意图。
图2B是依本发明的上述较佳实施例的所述半导体芯片的制造步骤的剖视示意图。
图3A是依本发明的第三较佳实施例的一半导体芯片的制造步骤的剖视示意图。
图3B是依本发明的上述较佳实施例的所述半导体芯片的制造步骤的剖视示意图。
图4A是依本发明的第四较佳实施例的一半导体芯片的制造步骤的剖视示意图。
图4B是依本发明的上述较佳实施例的所述半导体芯片的制造步骤的剖视示意图。
图5A是依本发明的第五较佳实施例的一半导体芯片的制造步骤的剖视示意图。图5B是依本发明的上述较佳实施例的所述半导体芯片的制造步骤的剖视示意图。
图6A是依本发明的第六较佳实施例的一半导体芯片的制造步骤的剖视示意图。
图6B是依本发明的上述较佳实施例的所述半导体芯片的制造步骤的剖视示意图。
图7A是依本发明的第七较佳实施例的一半导体芯片的制造步骤的剖视示意图。
图7B是依本发明的上述较佳实施例的所述半导体芯片的制造步骤的剖视示意图。
图8A是依本发明的第八较佳实施例的一半导体芯片的制造步骤的剖视示意图。
图8B是依本发明的上述较佳实施例的所述半导体芯片的制造步骤的剖视示意图。
图9是依本发明的第九较佳实施例的所述半导体芯片的制造步骤示意图。
图10是依本发明的第十较佳实施例的所述半导体芯片的制造步骤示意图。
图11是依本发明的第十一较佳实施例的所述半导体芯片的制造步骤示意图。
图12是依本发明的第十二较佳实施例的所述半导体芯片的制造步骤示意图。
具体实施方式
以下描述用于揭露本发明以使本领域技术人员能够实现本发明。以下描述中的优选实施例只作为举例，本领域技术人员可以想到其他显而易见的变型。在以下描述中界定的本发明的基本原理可以应用于其他实施方案、变形方案、改进方案、等同方案以及没有背离本发明的精神和范围的其他技术方案。
本领域技术人员应理解的是，在本发明的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本发明的限制。
可以理解的是，术语“一”应理解为“至少一”或“一个或多个”，即在一个实施例中，一个元件的数量可以为一个，而在另外的实施例中，该元件的数量可以为多个，术语“一”不能理解为对数量的限制。
参考本发明的说明书附图之附图1A和图1B，依本发明的一较佳实施例的一用于发光二极管的半导体芯片在接下来的描述中被揭露和被阐述，其中所述半导体芯片包括一外延单元10、至少一电流阻挡层20、一透明导电层30以及一电极组40。
具体地说，所述外延单元10包括一衬底11、一N型半导体层12、一有源区13以及一P型半导体层14，其中所述N型半导体层12自所述衬底11生长，以使所述N型半导体层12层叠于所述衬底11，其中所述有源区13自所述N型半导体层12生长，以使所述有源区13层叠于所述N型半导体层12，其中所述P型半导体层14自所述有源区13生长，以使所述P型半导体层14层叠于所述有源区13。
值得一提的是，所述外延单元10的所述衬底11的类型在本发明的所述半导体芯片中不受限制，例如所述衬底11可以是但不限于蓝宝石衬底、硅衬底等。另外，所述N型半导体层12和所述P型半导体层14的类型在本发明的所述半导体芯片中也可以不受限制，比如所述N型半导体层12可以是N型氮化镓层，相应地，所述P型半导体层14可以是P型氮化镓层。
参考附图1A和图1B，所述外延单元10具有至少一半导体裸露部15，其中所述半导体裸露部15自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12，以暴露所述N型半导体层12。也就是说，所述N型半导体层12的一部分表面被暴露在所述半导体裸露部15。
在本发明的所述半导体芯片中，首先，可以利用金属有机化合物化学气相沉淀设备(Metal-organic Chemical Vapor Deposition，MOCVD)自所述衬底11依次生长所述N型半导体层12、所述有源区13和所述P型半导体层14，得到依次层叠的所述衬底11、所述N型半导体层12、所述有源区13和所述P型半导体层14。其次，使用光刻胶制作Mesa图形。然后，使用感应耦合等离子体(Inductively Coupled Plasma，ICP)依次对所述P型半导体层14和所述有源区13进行干法蚀刻，以形成自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12的所述半导体裸露部15，并且使得所述N型半导体层12暴露在所述半导体裸露部15。
在本发明的所述半导体芯片的另一个较佳示例中，可以使用感应耦合等离体子进一步蚀刻所述N型半导体层12，以形成自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12的所述半导体裸露部15，并且使得所述N型半导体层12暴露在所述半导体裸露部15。也就是说，在本发明的所述半导体芯片的这个较佳示例中，所述N型半导体层12的对应于所述半导体裸露部15的厚度尺寸小于所述N型半导体层12的其他部分的厚度尺寸。
优选地，所述外延单元10的所述半导体裸露部15的深度尺寸范围为0.7μm至3μm(包括0.7μm和3μm)。在使用感应耦合等离子体对所述P型半导体层14、所述有源区13和所述N型半导体层12进行干法蚀刻时使用的气体为Cl2(氯气)、BCl3(三氯化硼)和Ar(氩气)。在使用感应耦合等离子体对所述P型半导体层14、所述有源区13和所述N型半导体层12进行干法蚀刻而形成所述半导体裸露部15后，去除所述光刻胶，以得到所述外延单元10。去除所述光刻胶的方式在本发明的所述半导体芯片中不受限制，例如可以通过但不限于去胶液去胶的方式去除所述光刻胶。
进一步地，参考附图1A和图1B，所述半导体芯片具有一第一端部101和对应于所述第一端部101的一第二端部102。继续参考附图1A和图1B，所述半导体裸露部15具有一N型电极焊盘裸露部151和两N型电极扩展条裸露部152，其中所述半导体裸露部15的所述N型电极焊盘裸露部151形成于所述半导体芯片的所述第二端部102，所述半导体裸露部15的两个所述N型电极扩展条裸露部152以相互对称的方式在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述N型电极焊盘裸露部151向所述半导体芯片的所述第一端部101方向延伸。所述半导体裸露部15的两个所述N型电极扩展条裸露部152分别连通所述N型电极焊盘裸露部151。
可以理解的是，所述半导体裸露部15的所述N型电极焊盘裸露部151和两个所述N型电极扩展条裸露部152藉由同一道蚀刻工艺形成，并且所述半导体裸露部15的所述N型电极焊盘裸露部151和两个所述N型电极扩展条裸露部152均自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12，以暴露所述N型半导体层12的一部分表面于所述半导体裸露部15的所述N型电极焊盘裸露部151和两个所述N型电极扩展条裸露部152。
参考附图1A和图1B，在所述外延单元10的所述P型半导体层14层叠至少一个所述电流阻挡层20。优选地，所述电流阻挡层20的数量为三个，并且三个所述电流阻挡层20均呈条带状，其中这三个所述电流阻挡层20依次被定义为一第一电流阻挡层20a、一第二电流阻挡层20b以及一第三电流阻挡层20c，其中所述第一电流阻挡层20a、所述第二电流阻挡层20b和所述第三电流阻挡层20c分别沿着所述半导体芯片的长度方向从所述半导体芯片的所述第一端部101向所述第二端部102方向延伸。
所述半导体裸露部15的一个所述N型电极扩展条裸露部152被保持在所述第一电流阻挡层20a和所述第二电流阻挡层20b之间，所述半导体裸露部15的另一个所述N型电极扩展条裸露部152被保持在所述第二电流阻挡层20b和所述第三电流阻挡层20c之间。优选地，所述第一电流阻挡层20a和所述第三电流阻挡层20c以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，所述第二电流阻挡层20b以被保持在所述第一电流阻挡层20a和所述第三电流阻挡层20c之间的方式在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸。
层叠所述电流阻挡层20于所述外延单元10的所述P型半导体层14的方式在本发明的所述半导体芯片中不受限制。例如，在本发明的所述半导体芯片的一个具体示例中，首先，利用等离子体增强化学的气相沉积法(Plasma EnhancedChemical Vapor Deposition，PECVD)沉淀一层SiO2(二氧化硅)于所述外延单元10的所述P型半导体层14，SiO2的厚度范围为500埃至10000埃(包括500埃和10000埃)，使用的反应气体为SiH4(硅烷)、N2O(一氧化二氮)以及N2(氮气)。其次，使用正胶光刻出所述电流阻挡层20的结构，其中所述光刻胶的厚度范围为0.5μm至5μm(包括0.5μm和5μm)。接着，使用湿法蚀刻的方式蚀刻SiO2以制作所述电流阻挡层20的图形，其中蚀刻液为氢氟酸和氟化铵内的混合溶液。最后，在蚀刻完成后去除所述光刻胶，以形成层叠于所述外延单元10的所述P型半导体层14的所述电流阻挡层20。
优选地，所述电流阻挡层20也可以层叠于所述外延单元10的所述N型半导体层12。例如，参考附图1A，所述电流阻挡层20可以形成于所述半导体裸露部15的所述N型电极扩展条裸露部152，以使得所述电流阻挡层20层叠于所述外延单元10的所述N型半导体层12。更优选地，层叠于所述N型半导体层12的相邻所述电流阻挡层20相互间隔，并且这些所述电流阻挡层20以相互间隔和呈条带状的方式沿着所述半导体裸露部15的所述N型电极扩展条裸露部152的延伸方向延伸。
值得一提的是，尽管在附图1A和图1B示出的所述半导体芯片的这个较佳示例中以层叠于所述外延单元10的所述N型半导体层12的所述电流阻挡层20的数量为多个且相邻所述电流阻挡层20之间具有间隔缝隙，但本领域技术人员应当理解的是，附图1A和图1B示出的所述半导体芯片仅为示例，即，在所述半导体芯片的其他可能的示例中，层叠于所述N型半导体层12的所述电流阻挡层20的数量可以是一个，并且所述电流阻挡层20呈条带状，以使所述电流阻挡层20的延伸方向和延伸长度与所述半导体裸露部15的所述N型电极扩展条裸露部152的延伸方向和延伸长度一致。
参考附图1A和图1B，首先，沉积一层氧化铟锡层(Indium Tin Oxides，ITO)于所述外延单元10的所述P型半导体层14，其中所述氧化铟锡层电连接于所述P型半导体层14。其次，对所述氧化铟锡层进行合金处理。优选地，对所述氧化铟锡层进行合金处理的方式在本发明的所述半导体芯片中不受限制，例如可以使用快速退火炉或者合金炉管对所述氧化铟锡进行合金处理。接着，利用正胶对所述氧化铟锡层进行图形光刻，在光刻完成后利用湿法蚀刻的方式蚀刻所述氧化铟锡层，以在蚀刻完成和去除所述光刻胶后得到所述透明导电层30，其中所述透明导电层30具有至少一列穿孔31，其中每列所述所述穿孔31中的每个所述穿孔31分别对应于所述电流阻挡层20的不同位置，以使所述电流阻挡层20被暴露在所述透明导电层30的这些所述穿孔31。优选地，在利用湿法蚀刻的方式蚀刻所述氧化铟锡层时使用的蚀刻溶液为盐酸和氯化铁的混合溶液。
优选地，参考附图1A，所述透明导电层30具有三列所述穿孔31，其中所述透明导电层30的一列所述穿孔31中的每个所述穿孔31分别对应于所述第一电流阻挡层20a的不同位置，所述透明导电层30的另一列所述穿孔31中的每个所述穿孔31分别对应于所述第二电流阻挡层20b的不同位置，所述透明导电层30的再一列所述穿孔31中的每个所述穿孔31分别对应于所述第三电流阻挡层20c的不同位置。在附图1A和图1B示出的所述半导体芯片的这个较佳示例中，至少一列所述穿孔31中的至少一个所述穿孔31和相邻所述穿孔31不同，例如，在本发明的所述半导体芯片的这个较佳示例中，至少一列所述穿孔31中的至少一个所述穿孔31和相邻所述穿孔31的尺寸不同。当然，本领域技术人员应当理解的是，在本发明的所述半导体芯片的其他较佳示例中，至少一列所述穿孔31中的至少一个所述穿孔31和相邻所述穿孔31的形状可以不同，或者形状和尺寸均可以不同。
优选地，在附图1A和图1B示出的所述半导体芯片的这个较佳示例中，至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向依次递增。也就是说，靠近所述半导体芯片的所述第二端部102的所述穿孔31的尺寸大于靠近所述半导体芯片的所述第一端部101的所述穿孔31的尺寸。
参考附图1A和图1B，首先，在所述透明导电层30的表面利用负胶光刻出所述电极组40的一N型电极41的图形和一P型电极42的图形。其次，利用蒸镀或溅镀的方式沉积金属电极层。接着，采用剥离的方式去除多余的金属层和去除残余的光刻胶，以形成所述电极组40的所述N型电极41和所述P型电极42。
具体地说，所述N型电极41包括一N型电极焊盘411和电连接于所述N型电极焊盘411的两N型电极扩展条412，其中所述N型电极41的所述N型电极焊盘411形成于所述外延单元10的所述半导体裸露部15的所述N型电极焊盘裸露部151，以使的所述N型电极焊盘411层叠于和电连接于所述外延单元10的所述N型半导体层12，其中所述N型电极41的所述N型电极扩展条412形成于所述外延单元10的所述半导体裸露部15的所述N型电极扩展条裸露部152，以使所述N型电极扩展条412层叠于和电连接于所述外延单元10的所述N型半导体层12。可以理解的是，所述N型电极扩展条412填充在层叠于所述N型半导体层12的相邻所述电流阻挡层20之间的间隔缝隙。优选地，两个所述N型电极扩展条412以相互对称的方式在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述N型电极焊盘411向所述半导体芯片的所述第一端部101方向延伸。
相应地，所述P型电极42包括一P型电极焊盘421和电连接于所述P型电极焊盘421的三P型电极扩展条422，其中一条所述P型电极扩展条422被定义为一第一P型电极扩展条422a，另一条所述P型电极扩展条422被定义为一第二P型电极扩展条422b，再一条所述P型电极扩展条423被定义为一第三P型电极扩展条422c。所述P型电极42的所述P型电极焊盘421和每条所述P型电极扩展条422均层叠于所述透明导电层30，其中所述P型电极42的所述P型电极焊盘421形成于所述半导体芯片的所述第一端部101，所述P型电极42的每条所述P型电极扩展条422分别沿着所述半导体芯片的长度方向自所述P型电极焊盘421从所述半导体芯片的所述第一端部101向所述第二端部102方向延伸。在所述芯片的高度方向，所述P型电极42的所述第一P型电极扩展条422a与所述第一电流阻挡层20a相互重合，从而使得所述第一P型电极扩展条422a的P型叉指4220形成于和被保持在所述透明导电层30的每个所述穿孔31；所述P型电极42的所述第二P型电极扩展条422b与所述第二电流阻挡层20b相互重合，从而使得所述第二P型电极扩展条422b的所述P型叉指4220指形成于和被保持在所述透明导电层30的每个所述穿孔31；所述P型电极42的所述第三P型电极扩展条422c与所述第三电流阻挡层20c相互重合，从而使得所述第一P型电极扩展条422a的所述P型叉指4220形成于和被保持在所述透明导电层30的每个所述穿孔31。
也就是说，所述P型电极42的所述第一P型电极扩展条422a和所述第三P型电极扩展条422c以相互对称的方式分别在所述半导体芯片的边缘沿着所述半导体芯片的长度方向自所述P型电极焊盘421向所述半导体芯片的所述第二端部102方向延伸，所述P型电极42的所述第二P型电极扩展条422b在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述P型电极焊盘421向所述半导体芯片的所述第二端部10方向延伸。所述N型电极41的一个所述N型电极扩展条412被保持在所述P型电极42的所述第一P型电极扩展条422a和所述第二P型电极扩展条422b之间，另一个所述N型电极扩展条412被保持在所述第二P型电极扩展条422b和所述第三P型电极扩展条422c之间。
所述P型电极42的每个所述P型电极扩展条422分别具有一列所述P型叉指4220，即，所述第一P型电极扩展条422a具有一列所述P型叉指4220，所述第二P型电极扩展条422b具有一列所述P型叉指4220，所述第三P型电极扩展条422c具有一列所述P型叉指4220。
在所述P型电极42层叠于所述透明导电层30的过程中，所述P型电极42的所述第一P型电极扩展条422a的一列所述P型叉指4220中的每个所述P型叉指4220同时形成于和被保持在所述透明导电层30的一列所述穿孔31的每个所述穿孔31，因为所述透明导电层30的一列所述穿孔31的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向依次递增，从而所述第一P型电极扩展条422a的一列所述P型叉指4220的每个所述P型叉指4220的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向依次递增。也就是说，一列所述P型叉指4220中靠近所述P型电极焊盘411的所述P型叉指4220的尺寸小于远离所述P型电极焊盘411的所述P型叉指4220的尺寸，这样的方式有利于电流均匀地分布至所述P型半导体层14。
在所述P型电极42层叠于所述透明导电层30的过程中，所述P型电极42的所述第二P型电极扩展条422b的一列所述P型叉指4220中的每个所述P型叉指4220同时形成于和被保持在所述透明导电层30的一列所述穿孔31的每个所述穿孔31，因为所述透明导电层30的一列所述穿孔31的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向依次递增，从而所述第二P型电极扩展条422b的一列所述P型叉指4220的每个所述P型叉指4220的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向依次递增。也就是说，一列所述P型叉指4220中靠近所述P型电极焊盘411的所述P型叉指4220的尺寸小于远离所述P型电极焊盘411的所述P型叉指4220的尺寸，这样的方式有利于电流均匀地分布至所述P型半导体层14。
在所述P型电极42层叠于所述透明导电层30的过程中，所述P型电极42的所述第三P型电极扩展条422c的一列所述P型叉指4220中的每个所述P型叉指4220同时形成于和被保持在所述透明导电层30的一列所述穿孔31的每个所述P型叉指4220，因为所述透明导电层30的一列所述穿孔31的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向依次递增，从而所述第三P型电极扩展条422c的一列所述P型叉指4220的每个所述P型叉指4220的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向依次递增。也就是说，一列所述P型叉指4220中靠近所述P型电极焊盘411的所述P型叉指4220的尺寸小于远离所述P型电极焊盘411的所述P型叉指4220的尺寸，这样的方式有利于电流均匀地分布至所述P型半导体层14。
优选地，参考附图1A和图1B，所述半导体芯片进一步包括一钝化层50，其中所述钝化层50层叠于所述外延单元10的所述P型半导体层14，并且所述钝化层50包覆所述透明导电层30以及所述电极组40的所述N型电极41和所述P型电极42，其中所述钝化层50具有至少一第一通孔51和至少一第二通孔52，其中所述钝化层50的所述第一通孔51对应于所述电极组40的所述N型电极41的所述N型电极焊盘411，以使所述N型电极焊盘411被暴露在所述第一通孔41，相应地，所述钝化层50的所述第二通孔52对应于所述电极组40的所述P型电极42的所述P型电极焊盘421，以使所述P型电极焊盘421被暴露在所述第二通孔42。
具体地说，参考附图1A和图1B，首先，利用等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)沉淀一层SiO2(二氧化硅)于所述外延单元10的所述P型半导体层14，SiO2的厚度范围为500埃至10000埃(包括500埃和10000埃)，使用的反应气体为SiH4(硅烷)、N2O(一氧化二氮)以及N2(氮气)。其次，使用正胶光刻出所述钝化层30的结构。接着，使用湿法蚀刻的方式蚀刻SiO2以制作所述钝化层30的图形，其中蚀刻液为氢氟酸和氟化铵内的混合溶液。最后，在蚀刻完成后去除所述光刻胶，以形成层叠于所述外延单元10的所述P型半导体层14的所述钝化层50，并且所述钝化层50包覆所述透明导电层30以及所述电极组40的所述N型电极41和所述P型电极42，并且所述钝化层50的所述第一通孔51对应于所述电极组40的所述N型电极41的所述N型电极焊盘411，和所述第二通孔52对应于所述电极组40的所述P型电极42的所述P型电极焊盘421。
外部电源能够经所述钝化层50的所述第一通孔51和所述第二通孔52分别提供给所述电极组40的所述N型电极41和所述P型电极42。电流能够经所述N型电极41的所述N型电极焊盘411和所述N型电极扩展条412注入所述外延单元10的所述N型半导体层12，其中在所述N型电极扩展条412和所述N型半导体层12之间被保持有所述电流阻挡层20，其中所述电流阻挡层20能够防止电流集中在所述N型电极扩展条412的下部，以使得电流能够向四周均匀地注入至所述N型半导体层12。相应地，电流能够经所述P型电极42的所述P型电极焊盘421和每条所述P型电极扩展条422注入所述透明导电层30，因为每条所述P型电极扩展条422层叠于所述透明导电层30和每条所述P型电极扩展条422的所述P型叉指4220分别被保持在所述透明导电层30的这些所述穿孔31，并且每条所述P型电极扩展条422的所述P型叉指4220的尺寸从所述P型电极焊盘421向所述半导体芯片的所述第二端部102的方向依次增加，从而电流能够自所述透明导电层30的表面和内部经所述P型电极扩展条422均匀地注入所述透明导电层30，又因为在所述透明导电层30和所述P型半导体层14之间保持有所述电流阻挡层20，从而所述电流阻挡层20能够防止电流集中在所述P型电极扩展条422的下部，以使得电流能够向四周均匀地注入至所述P型半导体层14。被均匀地注入所述N型半导体层12的电流和被均匀地注入所述P型半导体层14的电流能够在所述有源区13复合而产生光线，并且这样的方式使得所述半导体芯片的亮度能够被有效地提升。
附图2A和图2B示出了所述半导体芯片的一个变形实施方式，与附图1A和图1B示出的所述半导体芯片中所述透明导电层30的至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102依次递增不同的是，在附图2A和图2B示出的所述半导体芯片的这个较佳示例中，所述透明导电层30的至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向依次递减。也就是说，靠近所述半导体芯片的所述第二端部102的所述穿孔31的尺寸小于靠近所述半导体芯片的所述第一端部101的所述穿孔31的尺寸。
相应地，在所述P型电极42层叠于所述透明导电层30之后，所述P型电极42的所述P型电极扩展条422的一列所述P型叉指4220的每个所述P型叉指4220的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向依次递减。也就是说，靠近所述半导体芯片的所述第二端部102的所述P型叉指4220的尺寸小于靠近所述半导体芯片的所述第一端部101的所述P型叉指4220的尺寸，这样的方式有利于电流均匀地分布至所述P型半导体层14。
附图3A和图3B示出了所述半导体芯片的一个变形实施方式，与附图1A和图1B示出的所述半导体芯片中所述透明导电层30的至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102依次递增不同的是，在附图3A和图3B示出的所述半导体芯片的这个较佳示例中，所述透明导电层30的至少一列所述穿孔31的每个所述穿孔31的尺寸均相同，并且所述透明导电层30的至少一列所述穿孔31的相邻两个所述穿孔31之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐减小。从而，在所述P型电极42层叠于所述透明导电层30之后，所述P型电极42的所述P型电极扩展条422的一列所述P型叉指4220中的每个所述P型叉指4220的尺寸不变，并且所述P型电极42的所述P型电极扩展条422的一列所述P型叉指4220中的相邻两个所述P型叉指4220之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐减小，这样的方式有利于电流均匀地分布至所述P型半导体层14。
附图4A和图4B示出了所述半导体芯片的一个变形实施方式，与附图1A和图1B示出的所述半导体芯片中所述透明导电层30的至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102依次递增不同的是，在附图4A和图4B示出的所述半导体芯片的这个较佳示例中，所述透明导电层30的至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐递减，并且该列所述穿孔31的相邻两个所述穿孔31之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐减小。从而，在所述P型电极42层叠于所述透明导电层30之后，所述P型电极42的所述P型电极扩展条422的一列所述P型叉指4220的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐递减，并且该列所述P型叉指4220的相邻两个所述P型叉指4220之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐减小，这样的方式有利于电流均匀地分布至所述P型半导体层14。
附图5A和图5B示出了所述半导体芯片的一个变形实施方式，与附图1A和图1B示出的所述半导体芯片中所述透明导电层30的至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102依次递增不同的是，在附图5A和图5B示出的所述半导体芯片的这个较佳示例中，所述透明导电层30的至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐递减，并且该列所述穿孔31的相邻两个所述穿孔31之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐增加。从而，在所述P型电极42层叠于所述透明导电层30之后，所述P型电极42的所述P型电极扩展条422的一列所述P型叉指4220的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐递减，并且该列所述P型叉指4220的相邻两个所述P型叉指4220之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐增加，这样的方式有利于电流均匀地分布至所述P型半导体层14。
附图6A和图6B示出了所述半导体芯片的一个变形实施方式，与附图1A和图1B示出的所述半导体芯片中所述透明导电层30的至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102依次递增不同的是，在附图6A和图6B示出的所述半导体芯片的这个较佳示例中，所述透明导电层30的至少一列所述穿孔31的每个所述穿孔31的尺寸均相同，并且所述透明导电层30的至少一列所述穿孔31的相邻两个所述穿孔31之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐增加。从而，在所述P型电极42层叠于所述透明导电层30之后，所述P型电极42的所述P型电极扩展条422的一列所述P型叉指4220中的每个所述P型叉指4220的尺寸不变，并且所述P型电极42的所述P型电极扩展条422的一列所述P型叉指4220中的相邻两个所述P型叉指4220之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐增加，这样的方式有利于电流均匀地分布至所述P型半导体层14。
附图7A和图7B示出了所述半导体芯片的一个变形实施方式，与附图1A和图1B示出的所述半导体芯片不同的是，在附图7A和图7B示出的所述半导体芯片的这个较佳示例中，所述透明导电层30的至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐递增，并且该列所述穿孔31的相邻两个所述穿孔31之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐减小。从而，在所述P型电极42层叠于所述透明导电层30之后，所述P型电极42的所述P型电极扩展条422的一列所述P型叉指4220的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐递增，并且该列所述P型叉指4220的相邻两个所述P型叉指4220之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐减小，这样的方式有利于电流均匀地分布至所述P型半导体层14。
附图8A和图8B示出了所述半导体芯片的一个变形实施方式，与附图1A和图1B示出的所述半导体芯片不同的是，在附图8A和图8B示出的所述半导体芯片的这个较佳示例中，所述透明导电层30的至少一列所述穿孔31中的每个所述穿孔31的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐递增，并且该列所述穿孔31的相邻两个所述穿孔31之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐增加。从而，在所述P型电极42层叠于所述透明导电层30之后，所述P型电极42的所述P型电极扩展条422的一列所述P型叉指4220的尺寸从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐递增，并且该列所述P型叉指4220的相邻两个所述P型叉指4220之间的间距从所述半导体芯片的所述第一端部101向所述第二端部102方向逐渐增加，这样的方式有利于电流均匀地分布至所述P型半导体层14。
附图9示出了所述半导体芯片的一个变形实施方式，与附图1A和图1B示出的所述半导体芯片不同的是，在附图9示出的所述半导体芯片的这个较佳示例中，所述半导体裸露部15具有一个所述N型电极焊盘裸露部151和一个所述N型电极扩展条裸露部152，其中所述N型电极焊盘裸露部151形成于所述半导体芯片的所述第二端部102，所述N型电极扩展条裸露部152在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述N型电极焊盘裸露部151向所述半导体芯片的所述第一端部101方向延伸。
相应地，在后续所述N型电极41成型后，所述N型电极41包括一个层叠于所述N型半导体层12且被保持在所述N型电极焊盘裸露部151的所述N型电极焊盘411和一个层叠于所述N型半导体层12且被保持在所述N型电极扩展条裸露部152的所述N型P型插指电极扩展条412，其中所述N型电极扩展条412在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述N型电极焊盘411向所述半导体芯片的所述第一端部101方向延伸。
参考附图9，所述电流阻挡层20的数量是两个，其中两个所述电流阻挡层20以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸。在后续，以包覆所述电流阻挡层20的方式层叠所述透明导电层30于所述P型半导体层14，并且所述透明导电层30的每列所述穿孔31分别对应于所述电流阻挡层20。相应地，所述透明导电层30具有两列所述穿孔31，其中每列所述穿孔31中的每个所述穿孔31分别对应于每个所述电流阻挡层20的不同位置。
相应地，在后续所述P型电极42成型后，所述P型电极42包括一个层叠于所述透明导电层30的所述P型电极焊盘421和两个所述P型电极扩展条422，其中所述P型电极焊盘421形成于所述半导体芯片的所述第一端部101，其中每个所述P型电极扩展条422分别以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向自所述P型电极焊盘421向所述半导体芯片的所述第二端部102方向延伸，并且每个所述P型电极扩展条422的所述P型叉指4220分别形成于和被保持在所述透明导电层30的每个所述穿孔31。参考附图9，所述N型电极41的所述N型电极扩展条412被保持在所述P型电极42的两个所述P型电极扩展条422之间。
继续参考附图9，层叠所述钝化层50于所述外延单元10的所述P型半导体层14，并且所述钝化层50包覆所述透明导电层30以及所述电极组40的所述N型电极41和所述P型电极42，其中所述钝化层50的所述第一通孔51对应于所述N型电极41，以使所述N型电极41被暴露在所述钝化层50的所述第一通孔51，所述钝化层50的所述第二通孔52对应于所述P型电极42，以使所述P型电极42被暴露在所述钝化层50的所述第二通孔52。
附图10示出了所述半导体芯片的另一个变形实施方式，与附图1A和图1B示出的所述半导体芯片不同的是，在附图10示出的所述半导体芯片的这个较佳示例中，所述半导体裸露部15具有一个所述N型电极焊盘裸露部151和三个所述N型电极扩展条裸露部152，其中所述N型电极焊盘裸露部151形成于所述半导体芯片的所述第二端部102，其中三个所述N型电极扩展条裸露部152分别被定义为一第一扩展条裸露部152a、一第二扩展条裸露部152b以及一第三扩展条裸露部152c，其中所述第一扩展条裸露部152a和所述第三扩展条裸露部152c以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向自所述N型电极焊盘裸露部151向所述半导体芯片的所述第一端部101方向延伸，所述第二扩展条裸露部152b在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述N型电极焊盘裸露部151向所述半导体芯片的所述第一端部101方向延伸。
相应地，在后续所述N型电极41成型后，所述N型电极41包括一个所述N型电极焊盘411和三个所述N型电极扩展条412，其中所述N型电极焊盘411层叠于所述N型半导体层12和被保持在所述N型电极焊盘裸露部151，其中三个所述N型电极扩展条412被定义为一第一N型电极扩展条412a、一第二N型电极扩展条412b以及一第三N型电极扩展条412c，其中所述第一N型电极扩展条412a、所述第二N型电极扩展条412b和所述第三N型电极扩展条412c分别层叠于所述N型半导体层12和分别被保持在所述第一扩展条裸露部152a、所述第二扩展条裸露部152b和所述第三扩展条裸露部152c，从而使得所述第一N型电极扩展条412a和所述第三N型电极扩展条412c以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向自所述N型电极焊盘411向所述半导体芯片的所述第一端部101方向延伸，所述第二N型电极扩展条412b在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述N型电极焊盘411向所述半导体芯片的所述第一端部101方向延伸。
参考附图10，所述电流阻挡层20的数量是两个，其中两个所述电流阻挡层20以相互对称的方式在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸。在后续，以包覆所述电流阻挡层20的方式层叠所述透明导电层30于所述P型半导体层14，并且所述透明导电层30的所述穿孔31分别对应于所述电流阻挡层20。相应地，所述透明导电层30具有两列所述穿孔31，其中每列所述穿孔31分别对应于每个所述电流阻挡层20。
相应地，在后续所述P型电极42成型后，所述P型电极42包括一个层叠于所述透明导电层30的所述P型电极焊盘421和两个所述P型电极扩展条422，其中每个所述P型电极扩展条422分别以相互对称的方式在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述P型电极焊盘421向所述半导体芯片的所述第二端部102方向延伸，并且每个所述P型电极扩展条422的所述P型叉指4220分别形成于和被保持在所述透明导电层30的每个所述穿孔31。参考附图10，所述P型电极42的一个所述P型电极扩展条422被保持在所述第一N型电极扩展条412a和所述第二N型电极扩展条412b之间，另一个所述P型电极扩展条422被保持在所述第二N型电极扩展条412b和所述第三N型电极扩展条412c之间。
继续参考附图10，层叠所述钝化层50于所述外延单元10的所述P型半导体层14，并且所述钝化层50包覆所述透明导电层30以及所述电极组40的所述N型电极41和所述P型电极42，其中所述钝化层50的所述第一通孔51对应于所述N型电极41，以使所述N型电极41被暴露在所述钝化层50的所述第一通孔51，所述钝化层50的所述第二通孔52对应于所述P型电极42，以使所述P型电极42被暴露在所述钝化层50的所述第二通孔52。
附图11示出了所述半导体芯片的另一个变形实施方式，与附图10示出的所述半导体芯片不同的是，在附图11示出的所述半导体芯片的这个较佳示例中，所述半导体裸露部15具有一个所述N型电极焊盘裸露部151和两个所述N型电极扩展条裸露部152，其中所述N型电极焊盘裸露部151形成于所述半导体芯片的所述第二端部102，两个所述N型电极扩展条裸露部152以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向自所述N型电极焊盘裸露部151向所述半导体芯片的所述第一端部101方向延伸。
相应地，在后续所述N型电极41成型后，所述N型电极41包括一个所述N型电极焊盘411和两个所述N型电极扩展条412，其中所述N型电极焊盘411层叠于所述N型半导体层12和被保持在所述N型电极焊盘裸露部151，其中每个所述N型电极扩展条412分别层叠于所述N型半导体层12和被保持在每个所述N型电极扩展条裸露部152，从而使得每个所述N型电极扩展条412以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向自所述N型电极焊盘411向所述半导体芯片的所述第一端部101方向延伸。
参考附图11，所述电流阻挡层20的数量是一个，其中所述电流阻挡层20在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸。在后续，以包覆所述电流阻挡层20的方式层叠所述透明导电层30于所述P型半导体层14，并且所述透明导电层30的所述穿孔31对应于所述电流阻挡层20。
相应地，在后续所述P型电极42成型后，所述P型电极42包括一个层叠于所述透明导电层30的所述P型电极焊盘421和一个所述P型电极扩展条422，其中所述P型电极焊盘421形成于所述半导体芯片的所述第一端部101，所述P型电极扩展条421在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述P型电极焊盘421向所述半导体芯片的所述第二端部102方向延伸，并且所述P型电极扩展条422的所述P型叉指4220形成于和被保持在所述透明导电层30的所述穿孔31。参考附图11，所述P型电极42的所述P型电极扩展条422被保持在所述N型电极41的两个所述N型电极扩展条412之间。
继续参考附图11，层叠所述钝化层50于所述外延单元10的所述P型半导体层14，并且所述钝化层50包覆所述透明导电层30以及所述电极组40的所述N型电极41和所述P型电极42，其中所述钝化层50的所述第一通孔51对应于所述N型电极41，以使所述N型电极41被暴露在所述钝化层50的所述第一通孔51，所述钝化层50的所述第二通孔52对应于所述P型电极42，以使所述P型电极42被暴露在所述钝化层50的所述第二通孔52。
附图12示出了所述半导体芯片的另一个变形实施方式，与附图11示出的所述半导体芯片不同的是，在附图12示出的所述半导体芯片的这个较佳示例中，所述半导体裸露部15仅具有一个所述N型电极焊盘裸露部151，其形成在所述半导体芯片的所述第二端部102。相应地，在后续所述N型电极41成型后，所述N型电极41仅包括一个所述N型电极焊盘411，其中所述N型电极焊盘411层叠于所述N型半导体层12和被保持在所述N型电极焊盘裸露部151。
参考附图12，所述电流阻挡层20的数量是一个，其中所述电流阻挡层20在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，在后续，以包覆所述电流阻挡层20的方式层叠所述透明导电层30于所述P型半导体层14，并且所述透明导电层30的所述穿孔31对应于所述电流阻挡层20。
相应地，在后续所述P型电极42成型后，所述P型电极42包括一个层叠于所述透明导电层30的所述P型电极焊盘421和一个所述P型电极扩展条422，其中所述P型电极焊盘421形成于所述半导体芯片的所述第一端部101，所述P型电极扩展条421在所述半导体芯片的中部沿着所述半导体芯片的长度方向自所述P型电极焊盘421向所述半导体芯片的所述第二端部102方向延伸，并且所述P型电极扩展条422的所述P型叉指4220形成于和被保持在所述透明导电层30的所述穿孔31。
继续参考附图12，层叠所述钝化层50于所述外延单元10的所述P型半导体层14，并且所述钝化层50包覆所述透明导电层30以及所述电极组40的所述N型电极41和所述P型电极42，其中所述钝化层50的所述第一通孔51对应于所述N型电极41，以使所述N型电极41被暴露在所述钝化层50的所述第一通孔51，所述钝化层50的所述第二通孔52对应于所述P型电极42，以使所述P型电极42被暴露在所述钝化层50的所述第二通孔52。
值得注意的是，在本发明的附图中示出的所述半导体芯片的所述衬底11、所述N型半导体层12、所述有源区13、所述第二半导体层14、所述电流阻挡层20、所述透明导电层30、所述N型电极41和所述P型电极42的厚度仅为示例，其并不表示所述衬底11、所述N型半导体层12、所述有源区13、所述第二半导体层14、所述电流阻挡层20、所述透明导电层30、所述N型电极41和所述P型电极42的真实厚度。并且，所述衬底11、所述N型半导体层12、所述有源区13、所述第二半导体层14、所述电流阻挡层20、所述透明导电层30、所述N型电极41和所述P型电极42之间的真实比例也并不像附图中示出的那样。另外，所述电极组40的所述N型电极41和所述P型电极42的尺寸与所述半导体芯片的其他层的尺寸比例也不受限于附图中示出的那样。
另外，在本发明的附图中示出的所述半导体芯片的所述透明导电层30的所述穿孔31的尺寸、相邻所述穿孔31的尺寸比例以及相邻所述穿孔31的间距均为示例，以用于揭露和阐述本发明的所述半导体芯片的内容和特征，并不应被视为对本发明的所述半导体芯片的内容和范围的限制。
相应地，在本发明的附图中示出的所述半导体芯片的所述P型电极42的所述P型叉指4220的尺寸、相邻所述P型叉指4220的尺寸比例以及相邻所述P型叉指4220的间距均为示例，以用于揭露和阐述本发明的所述半导体芯片的内容和特征，并不应被视为对本发明的所述半导体芯片的内容和范围的限制。
本领域的技术人员可以理解的是，以上实施例仅为举例，其中不同实施例的特征可以相互组合，以得到根据本发明揭露的内容很容易想到但是在附图中没有明确指出的实施方式。
本领域的技术人员应理解，上述描述及附图中所示的本发明的实施例只作为举例而并不限制本发明。本发明的目的已经完整并有效地实现。本发明的功能及结构原理已在实施例中展示和说明，在没有背离所述原理下，本发明的实施方式可以有任何变形或修改。
Claims (18)
1.一用于发光二极管的半导体芯片，其特征在于，包括：
一外延单元，其中所述外延单元包括依次层叠的一衬底、一N型半导体层、一有源区和一P型半导体层以及具有自所述P型半导体层经所述有源区延伸至所述N型半导体层的至少一半导体裸露部；
至少一电流阻挡层，其中所述电流阻挡层层叠于所述P型半导体层；
一透明导电层，其中所述透明导电层具有至少一列穿孔，其中所述透明导电层以包覆所述电流阻挡层的方式层叠于所述P型半导体层，所述透明导电层的所述穿孔对应于所述电流阻挡层，并且一列所述穿孔中的至少一个所述穿孔与相邻所述穿孔不同；以及
一电极组，其中所述电极组包括层叠于所述N型半导体层的一N型电极和层叠于所述透明导电层的一P型电极，其中所述N型电极包括形成于所述半导体芯片的第二端部的一N型电极焊盘，其中所述P型电极包括形成于所述半导体芯片的第一端部的一P型电极焊盘和自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸的至少一P型电极扩展条，其中所述P型电极扩展条具有一列P型叉指，其中所述P型叉指形成于和被保持在所述透明导电层的所述穿孔。
2.根据权利要求1所述的半导体芯片，其中所述N型电极进一步包括至少一N型电极扩展条，其中所述N型电极扩展条自所述N型电极焊盘向所述半导体芯片的第二端部方向延伸。
3.根据权利要求1或2所述的半导体芯片，其中一列所述穿孔中的每个所述穿孔的尺寸从所述半导体芯片的第一端部向所述第二端部方向逐渐增大，从而一列所述P型叉指中的每个所述P型叉指的尺寸从所述半导体芯片的第一端部向第二端部反向逐渐增大。
4.根据权利要求1或2所述的半导体芯片，其中一列所述穿孔中的每个所述穿孔的尺寸从所述半导体芯片的第一端部向所述第二端部方向逐渐减小，从而一列所述P型叉指中的每个所述P型叉指的尺寸从所述半导体芯片的第一端部向第二端部反向逐渐减小。
5.根据权利要求1或2所述的半导体芯片，其中一列所述穿孔中的相邻两个所述穿孔之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐增大，从而一列所述P型叉指中的相邻两个所述P型叉指之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐增大。
6.根据权利要求3所述的半导体芯片，其中一列所述穿孔中的相邻两个所述穿孔之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐增大，从而一列所述P型叉指中的相邻两个所述P型叉指之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐增大。
7.根据权利要求4所述的半导体芯片，其中一列所述穿孔中的相邻两个所述穿孔之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐增大，从而一列所述P型叉指中的相邻两个所述P型叉指之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐增大。
8.根据权利要求1或2所述的半导体芯片，其中一列所述穿孔中的相邻两个所述穿孔之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐减小，从而一列所述P型叉指中的相邻两个所述P型叉指之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐减小。
9.根据权利要求3所述的半导体芯片，其中一列所述穿孔中的相邻两个所述穿孔之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐减小，从而一列所述P型叉指中的相邻两个所述P型叉指之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐减小。
10.根据权利要求4所述的半导体芯片，其中一列所述穿孔中的相邻两个所述穿孔之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐减小，从而一列所述P型叉指中的相邻两个所述P型叉指之间的间距从所述半导体芯片的第一端部向所述第二端部方向逐渐减小。
11.根据权利要求2至10中任一所述的半导体芯片，其中所述N型电极包括一个所述N型电极扩展条，所述N型电极扩展条在所述半导体芯片的中部沿着所述半导体芯片的长度方向延伸，其中所述P型电极包括两个所述P型电极扩展条，两个所述P型电极扩展条以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向延伸，其中所述N型电极扩展条被保持在两个所述P型电极扩展条之间。
12.根据权利要求2至10中任一所述的半导体芯片，其中所述N型电极包括两个所述N型电极扩展条，两个所述N型电极扩展条裸露部在所述半导体芯片的中部沿着所述半导体芯片的长度方向延伸，其中所束缚P型电极包括三个所述P型电极扩展条，分别为一第一P型电极扩展条、一第二P型电极扩展条以及一第三P型电极扩展条，所述第一P型电极扩展条和所述第三P型电极扩展条以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向延伸，所述第二P型电极扩展条在所述半导体芯片的中部沿着所述半导体芯片的长度方向延伸，其中一个所述N型电极扩展条被保持在所述第一P型电极扩展条和所述第二P型电极扩展条之间，另一个所述N型电极扩展条被保持在所述第二P型电极扩展条和所述第三P型电极扩展条之间。
13.根据权利要求2至10中任一所述的半导体芯片，其中所述N型电极包括两个所述N型电极扩展条，两个所述N型电极扩展条以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向延伸，其中所述P型电极包括一个所述P型电极扩展条，所述P型电极扩展条在所述半导体芯片的中部沿着所述P型电极的长度方向延伸，其中所述P型电极扩展条被保持在两个所述N型电极扩展条之间。
14.根据权利要求2至10中任一所述的半导体芯片，其中所述N型电极包括三个所述N型电极扩展条，分别为一第一N型电极扩展条、一第二N型电极扩展条以及一第三N型电极扩展条，所述第一N型电极扩展条和所述第三N型电极扩展条以相互对称的方式在所述半导体芯片的边缘沿着所述半导体芯片的长度方向延伸，所述第二N型电极扩展条在所述半导体芯片的中部沿着所述半导体芯片的长度方向延伸，其中所述P型电极包括两个所述P型电极扩展条，两个所述P型电极扩展条以相互对称的方式在所述半导体芯片的中部沿着所述半导体芯片的长度方形延伸，其中一个所述P型电极扩展条被保持在所述第一N型电极扩展条和所述第二N型电极扩展条之间，另一个所述P型电极扩展条被保持在所述第二N型电极扩展条和所述第三N型电极扩展条之间。
15.根据权利要求2至14中任一所述的半导体芯片，其中所述外延单元的所述N型半导体层的被暴露在所述半导体裸露部的表面层叠有至少一个所述电流阻挡层，其中所述N型电极包覆层叠于所述N型半导体层的所述电流阻挡层。
16.根据权利要求15所述的半导体芯片，其中层叠于所述N型半导体层的所述电流阻挡层呈条带状，其沿着所述半导体芯片的长度方向延伸。
17.根据权利要求15所述的半导体芯片，其中层叠于所述N型半导体层的所述电流阻挡层的数量是多个，这些所述电流阻挡层呈条带状排列地沿着所述半导体芯片的长度方向延伸，并且在相邻两个所述电流阻挡层之间具有间隔缝隙。
18.根据权利要求1至17中任一所述的半导体芯片，进一步包括一钝化层，其中所述钝化层具有一第一通孔和一第二通孔，其中所述钝化层以包覆所述N型电极和所述P型电极的方式层叠于所述P型半导体层和所述透明导电层，并且所述钝化层的所述第一通孔对应于所述N型电极，所述钝化层的所述第二通孔对应于所述P型电极。
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