CN209709012U - 半导体芯片 - Google Patents

Abstract

本实用新型公开了一半导体芯片，其包括依次层叠的一衬底、一N型半导体层、一有源区、一P型半导体层、一透明导电层、一绝缘层以及一N型电极和一P型电极，其中所述N型电极的一列N型电极连接针中的至少一个所述N型电极连接针的截面尺寸与其他的所述N型电极连接针的截面尺寸不同，所述P型电极的一列P型电极连接针中的至少一个所述P型电极连接针的截面尺寸与其他的所述P型电极连接针的截面尺寸不同，通过这样的方式，自所述N型电极和所述P型电极注入的电流能够均匀地分布于所述半导体芯片，从而改善电流扩展死角的问题，以提高所述半导体芯片的发光效率。

Description

半导体芯片

技术领域

本实用新型涉及半导体领域，特别涉及一半导体芯片。

背景技术

发光二极管(Light Emitting Diode，LED)的半导体芯片的发光原理是利用N型半导体层和P型半导体层间移动的能量差以光的形式释放能量而发光的，因此，发光二极管被称为冷光源。此外，发光二极管具有耐久性高、寿命长、轻巧、耗电量低等优点，因此，现今的照明市场对于发光二极管给予厚望，将其视为新一代的照明工具。

发光二极管的半导体芯片的发光效率受限于电流扩展效果，在半导体芯片结构中，由于P型半导体层(例如P型氮化镓层)的电导率较差，为了改善P型半导体层的电流扩展效果，通常在P型半导体层之上采用透明导电层来进行电流扩展，例如ITO、ZnO膜层等，其中透明导电层既要起到透明和电流扩展的效果，又要与P型半导体层形成欧姆接触。但是，现有的半导体芯片采用透明导电层扩展P型半导体层的电流的方式仍然存在着较大的缺陷，由于透明导电层的电导率有限，在越接近半导体芯片的边缘的位置，因电流扩展越不易而容易出现电流扩展死角的问题，进而导致半导体芯片的发光不均匀，出现在半导体芯片的边缘亮度偏暗和在半导体芯片的中部亮度偏亮的不良现象。

实用新型内容

本实用新型的一个目的在于提供一半导体芯片，其中所述半导体芯片的电流扩展死角的问题能够被改善，从而有利于提高所述半导体芯片的发光面积和发光效率。

本实用新型的一个目的在于提供一半导体芯片，其中电流能够自所述半导体芯片的中部向四周边缘均匀地扩展，以有利于保证所述半导体芯片均匀地发光。

本实用新型的一个目的在于提供一半导体芯片，其中电流能够被均匀地发布于所述半导体芯片的中部和边缘，从而改善电流扩展死角的问题，以保证所述半导体芯片能够均匀地发光。

本实用新型的一个目的在于提供一半导体芯片，其中所述半导体芯片的N型电极提供至少一列相互间隔的N型电极连接针，以允许自所述N型电极注入的电流能够经这些所述N型电极连接针被扩展到所述半导体芯片的N型半导体层，相应地，所述半导体芯片的P型电极提供至少一列相互间隔的P型电极连接针，以允许自所述P型电极注入的电流能够经这些所述P型电极连接针被扩展到所述半导体芯片的P型半导体层，通过上述这样的方式，电流能够被均匀地分布至所述半导体芯片的中部和边缘，从而改善电流扩展死角的问题。

本实用新型的一个目的在于提供一半导体芯片，其中一列所述N型电极连接针中的至少一个所述N型电极连接针的截面尺寸不同于其他的所述N型电极连接针的截面尺寸，一列所述P型电极连接针中的至少一个所述P型电极连接针的截面尺寸不同于其他的所述P型电极连接针的截面尺寸，其中所述N型电极连接针的截面尺寸和所述P型电极连接针的截面尺寸根据所述N型电极连接针的位置和所述P型电极连接针的位置被选择，以便于自所述N型电极和所述P型电极注入的电流均匀地分布至所述半导体芯片的中部和边缘。

本实用新型的一个目的在于提供一半导体芯片，其中一列所述N型电极连接针的截面尺寸渐变，和一列所述P型电极连接针的截面尺寸渐变，通过这样的方式，自所述N型电极和所述P型电极注入的电流能够被均匀地分布至所述半导体芯片的各个位置。例如，一列所述N型电极连接针的截面尺寸自所述半导体芯片的第二端部向第一端部方向递减或者递增，一列所述P型电极连接针的截面尺寸自所述半导体芯片的第一端部向第二端部方向递减或者递增。

依本实用新型的一个方面，本实用新型提供一半导体芯片，其包括依次层叠的一衬底、一N型半导体层、一有源区、一P型半导体层、一透明导电层以及一绝缘层，其中所述半导体芯片进一步包括一电极组，其中所述电极组包括：

一N型电极，其包括一N型电极焊盘、至少一N型电极扩展条以及至少一列所述N型电极连接针，其中所述N型电极焊盘层叠于所述绝缘层和在穿过所述绝缘层后被电连接于所述N型半导体层，其中每个所述N型电极扩展条分别延伸于所述N型电极焊盘和层叠于所述绝缘层，其中每列所述N型电极连接针中的每个所述N型电极连接针分别以相互间隔的方式延伸于所述N型电极扩展条和在穿过所述绝缘层后被电连接于所述N型半导体层，其中一列所述N型电极连接针中的至少一个所述N型电极连接针的截面尺寸与其他的所述N型电极连接针的截面尺寸不同；和

一P型电极，其包括一P型电极焊盘、至少一P型电极扩展条以及至少一列所述P型电极连接针，其中所述P型电极焊盘层叠于所述绝缘层和在穿过所述绝缘层后被电连接于所述P型半导体层，其中每个所述P型电极扩展条分别延伸于所述P型电极焊盘和层叠于所述绝缘层，其中每列所述P型电极连接针中的每个所述P型电极连接针分别以相互间隔的方式延伸于所述P型电极连接针和在穿过所述绝缘层后被电连接于所述透明导电层，其中一列所述P型电极连接针中的至少一个所述P型电极连接针的截面尺寸与其他的所述P型电极连接针的截面尺寸不同。

根据本实用新型的一个实施例，一列所述N型电极连接针中的每个所述N型电极连接针的截面尺寸渐变；其中一列所述P型电极连接针中的每个所述P型电极连接针的截面尺寸渐变。

根据本实用新型的一个实施例，一列所述N型电极连接针中的每个所述N型电极连接针的截面尺寸自所述半导体芯片的第二端部向第一端部方向依次递减；其中一列所述P型电极连接针中的每个所述P型电极连接针的截面尺寸自所述半导体芯片的第一端部向第二端部方向依次递减。

根据本实用新型的一个实施例，一列所述N型电极连接针中的每个所述N型电极连接针的截面尺寸自所述半导体芯片的第二端部向第一端部方向依次递减；其中一列所述P型电极连接针中的每个所述P型电极连接针的截面尺寸自所述半导体芯片的第一端部向第二端部方向依次递增。

根据本实用新型的一个实施例，一列所述N型电极连接针中的每个所述N型电极连接针的截面尺寸自所述半导体芯片的第二端部向第一端部方向依次递增；其中一列所述P型电极连接针中的每个所述P型电极连接针的截面尺寸自所述半导体芯片的第一端部向第二端部方向依次递减。

根据本实用新型的一个实施例，一列所述N型电极连接针中的每个所述N型电极连接针的截面尺寸自所述半导体芯片的第二端部向第一端部方向依次递增；其中一列所述P型电极连接针中的每个所述P型电极连接针的截面尺寸自所述半导体芯片的第一端部向第二端部方向依次递增。

根据本实用新型的一个实施例，所述N型电极包括一个所述N型电极扩展条，所述N型电极扩展条在所述半导体芯片的中部自所述N型电极焊盘向所述半导体芯片的第一端部方向延伸；其中所述P型电极包括两个所述P型电极扩展条，两个所述P型电极扩展条分别在所述半导体芯片的边缘自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸，并且两个所述P型电极扩展条相对于所述N型电极扩展条对称。

根据本实用新型的一个实施例，所述P型电极包括一个所述P型电极扩展条，所述P型电极扩展条在所述半导体芯片的中部自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸；其中所述N型电极包括两个所述N型电极扩展条，两个所述N型电极扩展条分别在所述半导体芯片的边缘自所述N型电极焊盘向所述半导体芯片的第一端部方向延伸，并且两个所述N型电极扩展条相对于所述P型电极扩展条对称。

根据本实用新型的一个实施例，所述N型电极包括两个所述N型电极扩展条，两个所述N型电极扩展条在所述半导体芯片的中部以相互对称的方式自所述N型电极焊盘向所述半导体芯片的第一端部方向延伸；其中所述P型电极包括三个所述P型电极扩展条，其中三个所述P型电极扩展条中的一个所述P型电极扩展条在所述半导体芯片的中部自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸，三个所述P型电极扩展条中的另外两个所述P型电极扩展条以相互对称的方式在所述半导体芯片的边缘自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸，并且在任意两个所述P型电极扩展条之间被保持有一个所述N型电极扩展条。

根据本实用新型的一个实施例，所述P型电极包括两个所述P型电极扩展条，两个所述P型电极扩展条在所述半导体芯片的中部以相互对称的方式自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸；其中所述N型电极包括三个所述N型电极扩展条，其中三个所述N型电极扩展条中的一个所述N型电极扩展条在所述半导体芯片的中部自所述N型电极焊盘向所述半导体芯片的第一端部方向延伸，三个所述N型电极扩展条中的另外两个所述N型电极扩展条以相互对称的方式在所述半导体芯片的边缘自所述N型电极焊盘向所述半导体芯片的第一端部方向延伸，并且在任意两个所述N型电极扩展条之间被保持有一个所述P型电极扩展条。

根据本实用新型的一个实施例，所述P型电极进一步包括至少一P型电极辅助部和至少一P型电极辅助连接针，其中每个所述P型电极辅助部分别延伸于所述P型电极焊盘和层叠于所述绝缘层，每个所述P型电极辅助连接针分别延伸于每个所述P型电极辅助部和在穿过所述绝缘层后被电连接于所述透明导电层。

依本实用新型的另一个方面，本实用新型进一步提供一半导体芯片的制造方法，其中所述制造方法包括如下步骤：

(a)蚀刻截面尺寸渐变的至少一列N型连接针通道于一绝缘层，以暴露一N型半导体层于每个所述N型连接针通道；

(b)蚀刻截面尺寸渐变的至少一列P型连接针通道于所述绝缘层，以暴露一透明导电层于每个所述P型连接针通道；

(c)以一N型电极的一部分形成于和被保持于每个所述N型连接针通道的方式形成所述N型电极；以及

(d)以一P型电极的一部分形成于和被保持于每个所述P型连接针通道的方式形成所述P型电极，以制得所述半导体芯片。

根据本实用新型的一个实施例，在上述方法中，一列所述N型连接针通道的每个所述N型连接针通道的截面尺寸的渐变方向与一列所述P型连接针通道的每个所述P型连接针通道的截面尺寸的渐变方向相同。

根据本实用新型的一个实施例，在上述方法中，一列所述N型连接针通道的每个所述N型连接针通道的截面尺寸的渐变方向与一列所述P型连接针通道的每个所述P型连接针通道的截面尺寸的渐变方向相反。

根据本实用新型的一个实施例，在所述步骤(a)中，在所述绝缘层的中部蚀刻一列所述N型连接针通道，和在所述步骤(b)中，在所述绝缘层的两个边缘分别蚀刻一列所述P型连接针通道。

根据本实用新型的一个实施例，在所述步骤(a)中，在所述绝缘层的两个边缘分别蚀刻一列所述N型连接针通道，和在所述步骤(b)中，在所述绝缘层的中部蚀刻一列所述P型连接针通道。

附图说明

图1A和图1B分别是依本实用新型的一较佳实施例的一半导体芯片的制造步骤之一的示意图。

图2A和图2B分别是依本实用新型的上述较佳实施例的所述半导体芯片的制造步骤之二的示意图。

图3A和图3B分别是依本实用新型的上述较佳实施例的所述半导体芯片的制造步骤之三的示意图。

图4A和图4B分别是依本实用新型的上述较佳实施例的所述半导体芯片的制造步骤之四的示意图。

图5A和图5B分别是依本实用新型的上述较佳实施例的所述半导体芯片的制造步骤之五的示意图。

图6A和图6B分别是依本实用新型的上述较佳实施例的所述半导体芯片的制造步骤之六的示意图，其分别示出了所述半导体芯片的剖视状态和俯视状态。

图7A和图7B是依本实用新型的上述较佳实施例的所述半导体芯片的一个变形实施方式的示意图，其分别示出了所述半导体芯片的剖视状态和俯视状态。

图8A和图8B是依本实用新型的上述较佳实施例的所述半导体芯片的另一个变形实施方式的示意图，其分别示出了所述半导体芯片的剖视状态和俯视状态。

图9A和图9B是依本实用新型的上述较佳实施例的所述半导体芯片的另一个变形实施方式的示意图，其分别示出了所述半导体芯片的剖视状态和俯视状态。

具体实施方式

以下描述用于揭露本实用新型以使本领域技术人员能够实现本实用新型。以下描述中的优选实施例只作为举例，本领域技术人员可以想到其他显而易见的变型。在以下描述中界定的本实用新型的基本原理可以应用于其他实施方案、变形方案、改进方案、等同方案以及没有背离本实用新型的精神和范围的其他技术方案。

本领域技术人员应理解的是，在本实用新型的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本实用新型的限制。

可以理解的是，术语“一”应理解为“至少一”或“一个或多个”，即在一个实施例中，一个元件的数量可以为一个，而在另外的实施例中，该元件的数量可以为多个，术语“一”不能理解为对数量的限制。

参考本实用新型的说明书附图之附图1A之图6B，依本实用新型的一较佳实施例的一半导体芯片及其制造过程在接下来的描述中被揭露和被阐述，其中所述半导体芯片包括一外延单元10、一透明导电层20、一绝缘层30以及一电极组40。

具体地说，参考附图1A至图2B，所述外延单元10包括依次层叠的一衬底11、一N型半导体层12、一有源区13以及一P型半导体层14。例如，在本实用新型的所述半导体芯片的一个较佳示例中，所述N型半导体层12自所述衬底11生长，以使所述N型半导体层12层叠于所述衬底11，所述有源区13自所述N型半导体层12生长，以使所述有源区13层叠于所述N型半导体层12，所述P型半导体层14自所述有源区13生长，以使所述P型半导体层14层叠于所述有源区13，从而使得所述衬底11、所述N型半导体层12、所述有源区13以及所述P型半导体层14依次层叠。

值得一提的是，所述外延单元10的所述衬底11的类型在本实用新型的所述半导体芯片中不受限制，例如，所述衬底11可以是但不限于蓝宝石衬底、硅衬底等。另外，所述外延单元10的所述N型半导体层12和所述P型半导体层14的类型在本实用新型的所述半导体芯片中也可以不受限制，例如，所述N型半导体层12可以是但不限于氮化镓层，相应地，所述P型半导体层14可以是但不限于氮化镓层。

参考附图3A和图3B，所述外延单元10具有至少一半导体裸露部15，其中所述半导体裸露部15自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12，以允许所述N型半导体层12的对应于所述半导体裸露部15的部分被暴露于所述半导体裸露部15。

具体地说，首先，在所述P型半导体层14的表面使用层叠于所述P型半导体层14的光刻胶层制作裸露部图形，以标识所述外延单元10的待蚀刻区域。优选地，用于制作裸露部图形的光刻胶层的厚度尺寸范围为μm-4μm(包括2μm和4μm)。其次，使用感应耦合等离子体(Inductively Coupled Plasma，ICP)根据光刻胶层规范的待蚀刻区域依次对所述外延单元10的所述P型半导体层14和所述有源区13进行干法蚀刻，以形成自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12的所述半导体裸露部15，从而暴露所述N型半导体层12的一部分表面于所述半导体裸露部15。接着，去除层叠于所述P型半导体层14的光刻胶层，以形成所述外延单元10。

值得一提的是，去除层叠于所述P型半导体层14的光刻胶层的方式在本实用新型的所述半导体芯片中不受限制，例如可以通过但不限于去胶液去胶的方式去除层叠于所述P型半导体层14的光刻胶层。

参考附图3A和图3B，所述外延单元10包括所述衬底11、层叠于所述衬底11的所述N型半导体层12、层叠于所述N型半导体层12的所述有源区13和层叠于所述有源区13的所述P型半导体层14以及自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12的所述半导体裸露部15，并且所述N型半导体层12的一部分表面被暴露在所述半导体裸露部15。

值得一体的是，在本实用新型的所述半导体芯片的一个具体的示例中，使用感应耦合等离子等方式进一步蚀刻所述N型半导体层12，以形成自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12的所述半导体裸露部15，并且使得所述N型半导体层12的一部分表面被暴露在所述半导体裸露部15。也就是说，在本实用新型的所述半导体芯片的这个较佳示例中，所述N型半导体层12的对应于所述半导体裸露部15的部位的厚度尺寸小于所述N型半导体层12的对应于所述有源区13的部位的厚度尺寸。换言之，所述P型半导体层14、所述有源区13和所述N型半导体层12均被蚀刻，从而形成自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12的所述半导体裸露部15，以允许所述N型半导体层12的一部分表面被暴露在所述半导体裸露部15。

优选地，所述外延单元10的所述半导体裸露部15的深度尺寸范围为0.9μm-2μm(包括0.9μm和2μm)。在使用感应耦合等离子体对所述P型半导体层14、所述有源区13和所述N型半导体层12进行干法蚀刻时使用的气体为Cl2(氯气)、BCl3(三氯化硼)和Ar(氩气)。

优选地，继续参考附图3A和图3B，所述外延单元10进一步具有一边缘裸露部16，其中所述边缘裸露部16在所述外延单元10的边缘自所述P型半导体层14经所述有源区13和所述N型半导体层12延伸至所述衬底11，以暴露所述衬底11的一部分表面于所述边缘裸露部16。优选地，所述半导体裸露部15和所述边缘裸露部16可以藉由同一道工序形成。可选地，所述半导体裸露部15和所述边缘裸露部16按照先后顺序形成。另外，蚀刻形成所述边缘裸露部16的具体工艺与蚀刻形成所述半导体裸露部15的具体工艺一致。

继续参考附图3A和图3B，所述外延单元10的所述半导体裸露部15具有一焊盘裸露部151和至少一扩展条裸露部152，其中所述焊盘裸露部151形成于所述半导体芯片的一第二端部102，其中所述扩展条裸露部152自所述焊盘裸露部151向所述半导体芯片的相对于所述第二端部102的一第一端部101方向延伸。在所述半导体芯片的高度方向，所述半导体裸露部15的所述焊盘裸露部151和所述扩展条裸露部152均自所述P型半导体层14经所述有源区13延伸至所述N型半导体层12，以暴露所述N型半导体层12的一部分表面于所述半导体裸露部15的所述焊盘裸露部151和所述扩展条裸露部152。

具体地说，在附图3A和图3B示出的所述半导体芯片的这个较佳示例中，所述外延单元10的所述半导体裸露部15具有一个所述焊盘裸露部151和一个所述扩展条裸露部152，其中所述扩展条裸露部152在所述半导体芯片的中部自所述焊盘裸露部151向所述半导体芯片的所述第一端部101方向延伸。也就是说，所述半导体裸露部15的所述焊盘裸露部151通过在所述半导体芯片的所述第二端部102蚀刻所述P型半导体层14和所述有源区13的方式或者通过在所述半导体芯片的所述第二端部102蚀刻所述P型半导体层14、所述有源区13和所述N型半导体层12的方式形成，相应地，所述半导体裸露部15的所述扩展条裸露部152通过在所述半导体芯片的中部蚀刻所述P型半导体层14和所述有源区13的方式或者通过在所述半导体芯片的中部蚀刻所述P型半导体层14、所述有源区13和所述N型半导体层12的方式形成。

值得一提的是，所述半导体裸露部15的所述焊盘裸露部151和所述扩展条裸露部152可以藉由同一道蚀刻工艺形成。可选地，所述半导体裸露部15的所述焊盘裸露部151和所述扩展条裸露部152按照先后顺序形成。

参考附图4A和图4B，所述透明导电层20层叠于所述外延单元10的所述P型半导体层14，其中所述透明导电层20具有一第一通道21，其中所述外延单元10的所述半导体裸露部15对应于和连通于所述透明导电层20的所述第一通道21。优选地，所述透明导电层20的所述第一通道21的形状和所述外延单元10的所述半导体裸露部15的形状一致。更优选地，所述透明导电层20的所述第一通道21的尺寸稍大于所述外延单元10的所述半导体裸露部15的尺寸，参考附图4A和图4B，从而使得所述外延单元10的所述P型半导体层14的一部分表面被暴露在所述透明导电层20的所述第一通道21。

具体地说，首先，沉积一透明导电基层于所述外延单元10，以使所述透明导电基层层叠于所述外延单元10的所述P型半导体层14和所述N型半导体层12。值得一提的是，形成所述透明导电基层的材料可以是但不限于氧化铟锡，从而，所述透明导电基层可以是但不限于氧化铟锡层。优选地，所述透明导电基层的厚度尺寸范围为100埃-2000埃(包括100埃和2000埃)。例如，在本实用新型的所述半导体芯片的一个具体的示例中，可以通过但不限于溅射或者蒸镀的方式沉积所述透明导电基层于所述外延单元10，以使所述透明导电基层层叠于所述外延单元10的所述P型半导体层14和所述N型半导体层12。

其次，在沉积所述透明导电基层于所述外延单元10而使所述透明导电基层层叠于所述外延单元10的所述P型半导体层14和所述N型半导体层12之后，对所述透明导电基层进行合金操作。例如，对所述透明导电基层进行合金操作时使用的机台为快速退火炉(RTA)或者合金炉管，合金温度范围为500℃-600℃(包括500℃和600℃)。在合金的过程中需要通入氧气和氮气，其中通过调整氧气的含量的方式可以调整所述透明导电基层的性质。

接着，使用层叠于所述透明导电基层的光刻胶层在所述透明导电基层标识刻蚀图案，和通过湿法蚀刻的方式根据蚀刻图案蚀刻所述透明导电基层，以使所述透明导电基层形成层叠于所述外延单元10的所述P型半导体层14的所述透明导电层20和形成所述透明导电层20的所述第一通道21。最后，去除光刻胶。优选地，根据蚀刻图案蚀刻所述透明导电基层时使用的溶液可以是但不限于三氯化铁和盐酸的混合溶液。

继续参考附图4A和图4B，所述透明导电层20进一步具有一第二通道22，其中所述第二通道22形成于所述半导体芯片的所述第一端部101，并且所述外延单元10的所述P型半导体层14的一部分表面被暴露在所述透明导电层20的所述第二通道22。也就是说，所述透明导电层20的所述第二通道22延伸至所述外延单元10的所述P型半导体层14，以使所述外延单元10的所述P型半导体层14的一部分表面被暴露在所述透明导电层20的所述第二通道22。

优选地，所述透明导电层20的所述第一通道21和所述第二通道22藉由同一道蚀刻工艺形成。可选地，所述透明导电层20的所述第一通道21和所述第二通道22按照先后顺序形成，例如，在形成所述透明导电层20的所述第一通道21之后形成所述第二通道22，或者在形成所述透明导电层20的所述第二通道22之后形成所述第一通道21。

可选地，所述透明导电层20也可以没有所述第二通道22。

参考附图5A和图5B，所述绝缘层30具有一N型焊盘通道31、至少一列N型连接针通道32、一P型焊盘通道33以及至少一列P型连接针通道34。例如，在附图6A和图6B示出的所述半导体芯片的这个较佳示例中，所述绝缘层30具有一个所述N型焊盘通道31、一列所述N型连接针通道32、一个所述P型焊盘通道33以及两列所述P型连接针通道34，其中所述绝缘层30层叠于所述透明导电层20，并且所述绝缘层30经所述透明导电层20的所述第一通道21延伸至所述外延单元10的所述N型半导体层12、经所述透明导电层20的所述第二通道22延伸至所述外延单元10的所述P型半导体层14以及经所述外延单元10的所述边缘裸露部16延伸至所述外延单元10的所述衬底11，其中所述绝缘层30的所述N型焊盘通道31和每个所述N型连接针通道32分别延伸至所述外延单元10的所述N型半导体层12，和所述绝缘层30的所述P型焊盘通道33延伸至所述外延单元10的所述P型半导体层14、所述绝缘层30的每个所述P型连接针通道34分别延伸至所述透明导电层20。

继续参考附图5A和图5B，所述绝缘层30的所述N型焊盘通道31形成于所述半导体芯片的所述第二端部102，并且所述N型焊盘通道31对应于所述外延单元10的所述焊盘裸露部151，和所述N型焊盘通道31延伸至所述外延单元10的所述N型半导体层12，以暴露所述N型半导体层12的一部分表面于所述绝缘层30的所述N型焊盘通道31。所述绝缘层30的每个所述N型连接针通道32以相互间隔的方式在所述绝缘层30的中部自所述半导体芯片的所述第二端部102向所述第一端部101方向延伸，并且每个所述N型连接针通道32分别对应于所述外延单元10的所述扩展条裸露部152，和每个所述N型连接针通道32分别延伸至所述外延单元10的所述N型半导体层12，以暴露所述N型半导体层12的一部分表面于所述绝缘层30的每个所述N型连接针通道32。所述绝缘层30的所述P型焊盘通道33形成于所述半导体芯片的所述第一端部101，并且所述P型焊盘通道33延伸至所述外延单元10的所述P型半导体层14，以暴露所述P型半导体层14的一部分表面于所述P型焊盘通道33。所述绝缘层30的每个所述P型连接针通道34以相互间隔的方式在所述绝缘层30的边缘自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，并且每个所述P型连接针通道34分别延伸至所述透明导电层20，以暴露所述透明导电层20的一部分表面于所述绝缘层30的每个所述P型连接针通道34。优选地，所述绝缘层30的两列所述P型连接针通道34相对于一列所述N型连接针通道32相互对称。

具体地说，首先，在所述透明导电层20沉积一绝缘基层，并允许所述绝缘基层经所述透明导电层20的所述第一通道21延伸至所述外延单元10的所述N型半导体层12、经所述透明导电层20的所述第二通道22延伸至所述外延单元10的所述P型半导体层14以及经所述外延单元10的所述边缘裸露部16延伸至所述外延单元10的所述衬底11。

值得一提的是，所述绝缘基层的材料可以是但不限于SiO2(二氧化硅)。优选地，利用等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)沉淀一层SiO2于所述透明导电层20，其中所述绝缘基层的厚度尺寸范围为600埃-3000埃(包括600埃和3000埃)。

其次，使用层叠于所述绝缘基层的光刻胶层在所述绝缘基层的表面标识刻蚀图案，和通过湿法蚀刻的方式根据蚀刻图案蚀刻所述绝缘基层，以使所述绝缘基层形成所述绝缘层30和形成所述绝缘层30的所述N型焊盘通道31、每个所述N型连接针通道32、所述P型焊盘通道33、每个所述P型连接针通道34。最后，去除光刻胶层。优选地，根据蚀刻图案蚀刻所述绝缘基层时使用的溶液可以是但不限于氟化铵与氢氟酸的混合溶液。

进一步地，继续参考附图5A和图5B，所述绝缘层30具有至少一P型扩展通道35，其中所述P型扩展通道35与所述P型焊盘通道33相邻，并且所述P型扩展通道35延伸至所述透明导电层20，以暴露所述透明导电层20的一部分表面于所述绝缘层30的所述P型扩展通道35。优选地，所述P型扩展通道35的数量为多个，例如在附图6A至图6B示出的所述半导体芯片的这个较佳示例中，所述P型扩展通道35的数量为三个，其中每个所述P型扩展通道35以相互邻近的方式环绕于所述P型焊盘通道33。

参考附图6A和图6B，所述电极组40包括一N型电极41和一P型电极42，其中所述N型电极41和所述P型电极42分别层叠于所述绝缘层30，并且所述N型电极41经所述绝缘层30的所述N型焊盘通道31和每个所述N型连接针通道32延伸至和被电连接于所述外延单元10的所述N型半导体层12，相应地，所述P型电极42经所述绝缘层30的所述P型焊盘通道33延伸至和被电连接于所述外延单元10的所述P型半导体层14以及经所述绝缘层30的每个所述P型连接针通道34延伸至和被电连接于所述透明导电层20。优选地，所述P型电极42进一步经所述绝缘层30的每个所述P型扩展通道35延伸至和被电连接于所述透明导电层20。

具体地说，参考附图6A和图6B，所述N型电极41包括一N型电极焊盘411、一N型电极扩展条412以及一列N型电极连接针413，其中所述N型电极41的所述N型电极焊盘411在所述半导体芯片的所述第二端部102层叠于所述绝缘层30，并且所述N型电极焊盘411经所述绝缘层30的所述N型焊盘通道31延伸至和被电连接于所述外延单元10的所述N型半导体层12，其中所述N型电极41的所述N型电极扩展条412层叠于所述绝缘层30，并且所述N型电极扩展条412在所述绝缘层30的中部自所述N型电极焊盘411向所述半导体芯片的所述第一端部101方向延伸，其中所述N型电极41的每个所述N型电极连接针413分别以相互间隔的方式自所述N型电极扩展条412经所述绝缘层30的每个所述N型连接针通道32延伸至和被电连接于所述外延单元10的所述N型半导体层12。

优选地，所述N型电极41的所述N型电极焊盘411、所述N型电极扩展条412以及每个所述N型电极连接针413同时形成，从而使得所述N型电极扩展条412被电连接于所述N型电极焊盘411、使得每个所述N型电极连接针413分别被电连接于所述N型电极扩展条412。例如，首先使用负胶在所述绝缘层30的表面制作N型电极图形，将需要沉积所述N型电极41的位置裸露出来，其次使用金属蒸镀机台蒸镀金属层，再次使用金属剥离的方式去除多余的金属层，以形成所述N型电极41。

相应地，继续参考附图6A和图6B，所述P型电极42包括一P型电极焊盘421、两P型电极扩展条422以及两列P型电极连接针423，其中所述P型电极42的所述P型电极焊盘421在所述半导体芯片的所述第一端部101层叠于所述绝缘层30，并且所述P型电极焊盘421经所述绝缘层30的所述P型焊盘通道33延伸至和被电连接于所述外延单元10的所述P型半导体层14，其中所述P型电极42的所述P型电极扩展条422层叠于所述绝缘层30，并且所述P型电极扩展条422在所述绝缘层30的边缘自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，其中所述P型电极42的每个所述P型电极连接针423分别以相互间隔的方式自所述P型电极扩展条422经所述绝缘层30的每个所述P型连接针通道34延伸至和被电连接于所述透明导电层20。优选地，两个所述P型电极扩展条422相对于所述N型电极扩展条412相互对称。

所述P型电极42进一步包括至少一P型电极辅助部424和至少一P型电极辅助连接针425，其中所述P型电极辅助部424层叠于所述绝缘层30，并且所述P型电极辅助部424延伸于所述P型电极焊盘421，并且所述P型电极辅助连接针425经所述绝缘层30的所述P型扩展通道35延伸至和被电连接于所述透明导电层20。

优选地，所述P型电极42的所述P型电极焊盘421、所述P型电极扩展条422、所述P型电极连接针423、所述P型电极辅助部424以及所述P型电极辅助连接针425同时形成，例如，首先使用负胶在所述绝缘层30的表面制作P型电极图形，将需要沉积所述P型电极42的位置裸露出来，其次使用金属蒸镀机台蒸镀金属层，再次使用金属剥离的方式去除多余的金属层，以形成所述P型电极42。

当电流分别自所述N型电极41和所述P型电极42被注入所述半导体芯片时，自所述N型电极41被注入所述半导体芯片的电流在经所述N型电极焊盘411流入所述N型半导体层12的同时，沿着所述N型电极扩展条412自所述N型电极焊盘411向所述半导体芯片的所述第一端部101方向流动并经每个所述N型电极连接针413流入所述N型半导体层12，相应地，自所述P型电极42被注入所述半导体芯片的电流在经所述P型电极焊盘421流入所述P型半导体层14的同时，沿着所述P型电极扩展条422自所述P型电极焊盘421向所述半导体芯片的所述第二端部102方向流动并经每个所述P型电极连接针423流入所述透明导电层20，和经过所述透明导电层20的扩展后流入所述P型半导体层14，通过这样的方式，电流能够均匀地分布于所述P型半导体层14和所述N型半导体层12，从而改善电流扩展死角的问题，以有利于扩大发光面积和提高发光效率。更重要的是，通过上述这样的方式，所述半导体芯片能够避免在边缘出现发光偏暗和在中部出现发光偏亮的不良现象。

优选地，在所述绝缘层30的一列所述N型连接针通道32中，至少一个所述N型连接针通道32的截面尺寸与其他的所述N型连接针通道32的截面尺寸不同，相应地，在所述N型电极41的一列所述N型电极连接针413中，至少一个所述N型电极连接针413的截面尺寸与其他的所述N型电极连接针413的截面尺寸不同；在所述绝缘层30的一列所述P型连接针通道34中，至少一个所述P型连接针通道34的截面尺寸与其他的所述P型连接针通道34的截面尺寸不同，相应地，在所述P型电极42的一列所述P型电极连接针423中，至少一个所述P型电极连接针423的截面尺寸与其他的所述P型电极连接针423的截面尺寸不同；通过设计所述N型电极连接针413的截面尺寸和所述P型电极连接针423的截面尺寸的方式，能够使自所述N型电极41和所述P型电极42注入所述半导体芯片的电流被更均匀地分布，从而提高所述半导体芯片的发光效率。在本实用新型中，所述N型电极41的所述N型电极连接针413的截面尺寸和所述P型电极42的所述P型电极连接针423的截面尺寸根据所述N型电极连接针413和所述P型电极连接针423的位置被选择。

更优选地，所述绝缘层30的一列所述N型连接针通道32的截面尺寸自所述半导体芯片的所述第二端部102向所述第一端部101方向依次递减或者依次递增，相应地，所述N型电极41的所述N型电极连接针413的截面尺寸自所述半导体芯片的所述第二端部102向所述第一端部101方向依次递减或者依次递增；所述绝缘层30的一列所述P型连接针通道34的截面尺寸自所述半导体芯片的所述第一端部101向所述第二端部102方向依次递减或者依次递增，相应地，所述P型电极42的所述P型电极连接针423的截面尺寸自所述半导体芯片的所述第一端部101向所述第二端部102方向依次递减或者依次递增，通过设计所述N型电极连接针413的截面尺寸的变化规律和所述P型电极连接针423的截面尺寸的变化规律的方式，能够使自所述N型电极41和所述P型电极42注入所述半导体芯片的电流被更均匀地分布，从而提高所述半导体芯片的发光效率。

另外，在所述半导体芯片的其他可能的示例中，所述N型电极41的一列所述N型电极连接针413中的相邻所述N型电极连接针413之间的间距不同，例如，一列所述N型电极连接针413中的相邻所述N型电极连接针413之间的间距渐变；相应地，所述P型电极42的一列所述P型电极连接针423中的相邻所述P型电极连接针423之间的间距不同，例如，一列所述P型电极连接针423中的相邻所述P型电极连接针423之间的间距渐变，通过这样的方式，自所述半导体芯片的所述N型电极41和所述P型电极42能够均匀地被扩散，从而使得电流在所述半导体芯片的各个位置被均匀地分布，进而改善电流扩展死角的问题。

值得一提的是，在本实用新型的所述半导体芯片中，所述N型电极41和所述P型电极42受限于所述绝缘层30，例如，在所述绝缘层30具有一列所述N型连接针通道32和两列所述P型连接针通道34、且所述N型连接针通道32位于所述绝缘层30的中部和两列所述P型连接针通道34分别位于所述绝缘层30的边缘的所述半导体芯片的具体示例中，所述N型电极41包括层叠于所述绝缘层30的中部的一个所述N型电极扩展条412和一列所述N型电极连接针413，和所述P型电极42包括层叠于所述绝缘层30的边缘的两个所述P型电极扩展条422和两列所述P型电极连接针423。

在附图7A和图7B示出的所述半导体芯片的一个变形示例中，所述绝缘层30具有两列所述N型连接针通道32和一列所述P型连接针通道34，其中一列所述P型连接针通道34中的每个所述P型连接针通道34以相互间隔的方式在所述绝缘层30的中部自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，其中每列所述N型连接针通道32中的每个所述N型连接针通道32以相互间隔的方式在所述绝缘层30的边缘自所述半导体芯片的所述第二端部102向所述第一端部101方向延伸，并且两列所述N型连接针通道32相对于一列所述P型连接针通道34相互对称。相应地，所述N型电极41包括两个所述N型电极扩展条412和两列所述N型电极连接针413，其中每列所述N型电极扩展条412分别重叠于所述绝缘层30的边缘并自所述半导体芯片的所述第二端部102向所述第一端部101方向延伸，每列所述N型电极连接针413分别延伸于每个所述N型电极扩展条412并经所述绝缘层30的每个所述N型连接针通道32延伸至和被电连接于所述外延单元10的所述N型半导体层12；所述P型电极42包括一个所述P型电极扩展条422和一列所述P型电极连接针423，其中所述P型电极扩展条422重叠于所述绝缘层30的中部并自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，一列所述P型电极连接针423中的每个所述P型电极连接针423分别延伸于所述P型电极扩展条422并经所述绝缘层30的每个所述P型连接针通道34延伸至和被电连接于所述透明导电层20。

在附图8A和图8B示出的所述半导体芯片的另一个变形示例中，所述绝缘层30具有两列所述N型连接针通道32和三列所述P型连接针通道34，其中两列所述N型连接针通道32相互对称，并且两列所述N型连接针通道32中的每个所述N型连接针通道32分别以相互间隔的方式在所述绝缘层30的中部自所述半导体芯片的所述第二端部102向所述第一端部101方向延伸，其中三列所述P型连接针通道34中的一列所述P型连接针通道34中的每个所述P型连接针通道34分别以相互间隔的方式在所述绝缘层30的中部自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，其中三列所述P型连接针通道34中的两列所述P型连接针通道34中的每个所述P型连接针通道34分别以相互间隔的方式在所述绝缘层30的边缘自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，其中两列所述N型连接针通道32相对于位于所述绝缘层30的中部的一列所述P型连接针通道34相互对称，位于所述绝缘层30的边缘的两列所述P型连接针通道34相对于位于所述绝缘层30的中部的一列所述P型连接针通道34相互对称。相应地，所述N型电极41包括两个所述N型电极扩展条412和两列所述N型电极连接针413，其中每列所述N型电极扩展条412分别重叠于所述绝缘层30的中部并自所述半导体芯片的所述第二端部102向所述第一端部101方向延伸，每列所述N型电极连接针413分别延伸于每个所述N型电极扩展条412并经所述绝缘层30的每个所述N型连接针通道32延伸至和被电连接于所述外延单元10的所述N型半导体层12；所述P型电极42包括三个所述P型电极扩展条422和三列所述P型电极连接针423，其中三个所述P型电极扩展条422中的一个所述P型电极扩展条422重叠于所述绝缘层30的中部并自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，三个所述P型电极扩展条422中的两个所述P型电极扩展条422重叠于所述绝缘层30的边缘并自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，三列所述P型电极连接针423中的每个所述P型电极连接针423分别延伸于每个所述P型电极扩展条422并经所述绝缘层30的每个所述P型连接针通道34延伸至和被电连接于所述透明导电层20。两个所述N型电极扩展条412相对于层叠于所述绝缘层30的中部一个所述P型电极扩展条422相互对称，层叠于所述绝缘层30的边缘的两个所述P型电极扩展条422相对于层叠于所述绝缘层30的中部一个所述P型电极扩展条422相互对称。

在附图8A和图8B示出的所述半导体芯片的这个较佳示例中，所述绝缘层30的任意两个所述P型连接针通道34之间被保持一个所述N型连接针通道32，从而任意两个所述P型电极扩展条422之间被保持有一个所述N型电极扩展条412。

在附图9A和图9B示出的所述半导体芯片的另一个变形示例中，所述绝缘层30具有两列所述P型连接针通道34和两列所述N型连接针通道32，其中两列所述P型连接针通道34相互对称，并且两列所述P型连接针通道34中的每个所述P型连接针通道34分别以相互间隔的方式在所述绝缘层30的中部自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，其中三列所述N型连接针通道32中的一列所述N型连接针通道32中的每个所述N型连接针通道32分别以相互间隔的方式在所述绝缘层30的中部自所述半导体芯片的所述第二端部102向所述第一端部101方向延伸，其中三列所述N型连接针通道32中的两列所述N型连接针通道32中的每个所述N型连接针通道32分别以相互间隔的方式在所述绝缘层30的边缘自所述半导体芯片的所述第二端部102向所述第一端部101方向延伸，其中两列所述P型连接针通道34相对于位于所述绝缘层30的中部的一列所述N型连接针通道32相互对称，位于所述绝缘层30的边缘的两列所述N型连接针通道32相对于位于所述绝缘层30的中部的一列所述N型连接针通道32相互对称。相应地，所述P型电极32包括两个所述P型电极扩展条422和两列所述P型电极连接针423，其中每列所述P型电极扩展条422分别重叠于所述绝缘层30的中部并自所述半导体芯片的所述第一端部101向所述第二端部102方向延伸，每列所述P型电极连接针423分别延伸于每个所述P型电极扩展条422并经所述绝缘层30的每个所述P型连接针通道34延伸至和被电连接于所述透明导电层20；所述N型电极41包括三个所述N型电极扩展条412和三列所述N型电极连接针413，其中三个所述N型电极扩展条412中的一个所述N型电极扩展条412重叠于所述绝缘层30的中部并自所述半导体芯片的所述第二端部102向所述第一端部101方向延伸，三个所述N型电极扩展条412中的两个所述N型电极扩展条412重叠于所述绝缘层30的边缘并自所述半导体芯片的所述第二端部102向所述第一端部101方向延伸，三列所述N型电极连接针413中的每个所述N型电极连接针413分别延伸于每个所述N型电极扩展条412并经所述绝缘层30的每个所述N型连接针通道32延伸至和被电连接于所述外延单元10的所述N型半导体层12。两个所述P型电极扩展条422相对于层叠于所述绝缘层30的中部一个所述N型电极扩展条412相互对称，层叠于所述绝缘层30的边缘的两个所述N型电极扩展条412相对于层叠于所述绝缘层30的中部一个所述N型电极扩展条412相互对称。

在附图9A和图9B示出的所述半导体芯片的这个较佳示例中，所述绝缘层30的任意两个所述N型连接针通道32之间被保持一个所述P型连接针通道34，从而任意两个所述N型电极扩展条412之间被保持有一个所述P型电极扩展条422。

依本实用新型的另一个方面，本实用新型进一步提供所述半导体芯片的制造方法，其中所述制造方法包括如下步骤：

(a)蚀刻截面尺寸渐变的至少一列所述N型连接针通道32于所述绝缘层30，以暴露所述N型半导体层12于每个所述N型连接针通道32；

(b)蚀刻截面尺寸渐变的至少一列所述P型连接针通道34于所述绝缘层30，以暴露所述透明导电层20于每个所述P型连接针通道32；

(c)以所述N型电极41的一部分形成于和被保持于每个所述N型连接针通道32的方式形成所述N型电极41；以及

(d)以所述P型电极42的一部分形成于和被保持于每个所述P型连接针通道34的方式形成所述P型电极42，以制得所述半导体芯片。

优选地，在上述方法中，一列所述N型连接针通道32的每个所述N型连接针通道32的截面尺寸的渐变方向与一列所述P型连接针通道34的每个所述P型连接针通道34的截面尺寸的渐变方向相同。或者在上述方法中，一列所述N型连接针通道32的每个所述N型连接针通道32的截面尺寸的渐变方向与一列所述P型连接针通道34的每个所述P型连接针通道34的截面尺寸的渐变方向相反。

值得注意的是，在本实用新型中所涉及的“层叠”可以是直接层叠，也可以是间接层叠。例如，所述外延单元10的所述N型半导体层12层叠于所述衬底11可以是指所述N型半导体层12直接地层叠于所述衬底11，即，自所述衬底11的表面直接生长所述N型半导体层12，以使所述N型半导体层12层叠于所述衬底11；所述外延单元10的所述N型半导体层12层叠于所述衬底11也可以是指所述N型半导体层12间接地层叠于所述衬底11，即，在所述衬底11和所述N型半导体层12之间还可以设置有其他层，例如但不限于缓冲层，即，首先在所述衬底11的表面生长缓冲层，然后再在缓冲层的表面生长所述N型半导体层12，以使得所述N型半导体层12层叠于所述衬底11。

值得注意的是，在本实用新型的说明书附图中示出所述半导体芯片的所述衬底11、所述N型半导体层12、所述有源区13、所述P型半导体层14、所述透明导电层20、所述绝缘层30、所述N型电极41和所述P型电极42的厚度仅为示例，其并不表示所述衬底11、所述N型半导体层12、所述有源区13、所述P型半导体层14、所述透明导电层20、所述绝缘层30、所述N型电极41和所述P型电极42的真实厚度。并且，所述衬底11、所述N型半导体层12、所述有源区13、所述P型半导体层14、所述透明导电层20、所述绝缘层30、所述N型电极41和所述P型电极42之间的真实比例关系也不像附图中示出的那样。

本领域的技术人员可以理解的是，以上实施例仅为举例，其中不同实施例的特征可以相互组合，以得到根据本实用新型揭露的内容很容易想到但是在附图中没有明确指出的实施方式。

本领域的技术人员应理解，上述描述及附图中所示的本实用新型的实施例只作为举例而并不限制本实用新型。本实用新型的目的已经完整并有效地实现。本实用新型的功能及结构原理已在实施例中展示和说明，在没有背离所述原理下，本实用新型的实施方式可以有任何变形或修改。

Claims (15)

1.一半导体芯片，其特征在于，包括依次层叠的一衬底、一N型半导体层、一有源区、一P型半导体层、一透明导电层以及一绝缘层，其中所述半导体芯片进一步包括一电极组，其中所述电极组包括：

一N型电极，其包括一N型电极焊盘、至少一N型电极扩展条以及至少一列N型电极连接针，其中所述N型电极焊盘层叠于所述绝缘层和在穿过所述绝缘层后被电连接于所述N型半导体层，其中每个所述N型电极扩展条分别延伸于所述N型电极焊盘和层叠于所述绝缘层，其中每列所述N型电极连接针中的每个所述N型电极连接针分别以相互间隔的方式延伸于所述N型电极扩展条和在穿过所述绝缘层后被电连接于所述N型半导体层，其中一列所述N型电极连接针中的至少一个所述N型电极连接针的截面尺寸与其他的所述N型电极连接针的截面尺寸不同；和

一P型电极，其包括一P型电极焊盘、至少一P型电极扩展条以及至少一列P型电极连接针，其中所述P型电极焊盘层叠于所述绝缘层和在穿过所述绝缘层后被电连接于所述P型半导体层，其中每个所述P型电极扩展条分别延伸于所述P型电极焊盘和层叠于所述绝缘层，其中每列所述P型电极连接针中的每个所述P型电极连接针分别以相互间隔的方式延伸于所述P型电极连接针和在穿过所述绝缘层后被电连接于所述透明导电层，其中一列所述P型电极连接针中的至少一个所述P型电极连接针的截面尺寸与其他的所述P型电极连接针的截面尺寸不同。

2.根据权利要求1所述的半导体芯片，其中一列所述N型电极连接针中的每个所述N型电极连接针的截面尺寸渐变；其中一列所述P型电极连接针中的每个所述P型电极连接针的截面尺寸渐变。

3.根据权利要求2所述的半导体芯片，其中一列所述N型电极连接针中的每个所述N型电极连接针的截面尺寸自所述半导体芯片的第二端部向第一端部方向依次递减；其中一列所述P型电极连接针中的每个所述P型电极连接针的截面尺寸自所述半导体芯片的第一端部向第二端部方向依次递减。

4.根据权利要求2所述的半导体芯片，其中一列所述N型电极连接针中的每个所述N型电极连接针的截面尺寸自所述半导体芯片的第二端部向第一端部方向依次递减；其中一列所述P型电极连接针中的每个所述P型电极连接针的截面尺寸自所述半导体芯片的第一端部向第二端部方向依次递增。

5.根据权利要求2所述的半导体芯片，其中一列所述N型电极连接针中的每个所述N型电极连接针的截面尺寸自所述半导体芯片的第二端部向第一端部方向依次递增；其中一列所述P型电极连接针中的每个所述P型电极连接针的截面尺寸自所述半导体芯片的第一端部向第二端部方向依次递减。

6.根据权利要求2所述的半导体芯片，其中一列所述N型电极连接针中的每个所述N型电极连接针的截面尺寸自所述半导体芯片的第二端部向第一端部方向依次递增；其中一列所述P型电极连接针中的每个所述P型电极连接针的截面尺寸自所述半导体芯片的第一端部向第二端部方向依次递增。

7.根据权利要求1至6中任一所述的半导体芯片，其中所述N型电极包括一个所述N型电极扩展条，所述N型电极扩展条在所述半导体芯片的中部自所述N型电极焊盘向所述半导体芯片的第一端部方向延伸；其中所述P型电极包括两个所述P型电极扩展条，两个所述P型电极扩展条分别在所述半导体芯片的边缘自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸，并且两个所述P型电极扩展条相对于所述N型电极扩展条对称。

8.根据权利要求1至6中任一所述的半导体芯片，其中所述P型电极包括一个所述P型电极扩展条，所述P型电极扩展条在所述半导体芯片的中部自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸；其中所述N型电极包括两个所述N型电极扩展条，两个所述N型电极扩展条分别在所述半导体芯片的边缘自所述N型电极焊盘向所述半导体芯片的第一端部方向延伸，并且两个所述N型电极扩展条相对于所述P型电极扩展条对称。

9.根据权利要求1至6中任一所述的半导体芯片，其中所述N型电极包括两个所述N型电极扩展条，两个所述N型电极扩展条在所述半导体芯片的中部以相互对称的方式自所述N型电极焊盘向所述半导体芯片的第一端部方向延伸；其中所述P型电极包括三个所述P型电极扩展条，其中三个所述P型电极扩展条中的一个所述P型电极扩展条在所述半导体芯片的中部自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸，三个所述P型电极扩展条中的另外两个所述P型电极扩展条以相互对称的方式在所述半导体芯片的边缘自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸，并且在任意两个所述P型电极扩展条之间被保持有一个所述N型电极扩展条。

10.根据权利要求1至6中任一所述的半导体芯片，其中所述P型电极包括两个所述P型电极扩展条，两个所述P型电极扩展条在所述半导体芯片的中部以相互对称的方式自所述P型电极焊盘向所述半导体芯片的第二端部方向延伸；其中所述N型电极包括三个所述N型电极扩展条，其中三个所述N型电极扩展条中的一个所述N型电极扩展条在所述半导体芯片的中部自所述N型电极焊盘向所述半导体芯片的第一端部方向延伸，三个所述N型电极扩展条中的另外两个所述N型电极扩展条以相互对称的方式在所述半导体芯片的边缘自所述N型电极焊盘向所述半导体芯片的第一端部方向延伸，并且在任意两个所述N型电极扩展条之间被保持有一个所述P型电极扩展条。

11.根据权利要求1至6中任一所述的半导体芯片，其中所述P型电极进一步包括至少一P型电极辅助部和至少一P型电极辅助连接针，其中每个所述P型电极辅助部分别延伸于所述P型电极焊盘和层叠于所述绝缘层，每个所述P型电极辅助连接针分别延伸于每个所述P型电极辅助部和在穿过所述绝缘层后被电连接于所述透明导电层。

12.根据权利要求7所述的半导体芯片，其中所述P型电极进一步包括至少一P型电极辅助部和至少一P型电极辅助连接针，其中每个所述P型电极辅助部分别延伸于所述P型电极焊盘和层叠于所述绝缘层，每个所述P型电极辅助连接针分别延伸于每个所述P型电极辅助部和在穿过所述绝缘层后被电连接于所述透明导电层。

13.根据权利要求8所述的半导体芯片，其中所述P型电极进一步包括至少一P型电极辅助部和至少一P型电极辅助连接针，其中每个所述P型电极辅助部分别延伸于所述P型电极焊盘和层叠于所述绝缘层，每个所述P型电极辅助连接针分别延伸于每个所述P型电极辅助部和在穿过所述绝缘层后被电连接于所述透明导电层。

14.根据权利要求9所述的半导体芯片，其中所述P型电极进一步包括至少一P型电极辅助部和至少一P型电极辅助连接针，其中每个所述P型电极辅助部分别延伸于所述P型电极焊盘和层叠于所述绝缘层，每个所述P型电极辅助连接针分别延伸于每个所述P型电极辅助部和在穿过所述绝缘层后被电连接于所述透明导电层。

15.根据权利要求10所述的半导体芯片，其中所述P型电极进一步包括至少一P型电极辅助部和至少一P型电极辅助连接针，其中每个所述P型电极辅助部分别延伸于所述P型电极焊盘和层叠于所述绝缘层，每个所述P型电极辅助连接针分别延伸于每个所述P型电极辅助部和在穿过所述绝缘层后被电连接于所述透明导电层。