CN209657122U - 模拟数字信号同步采集系统 - Google Patents

Abstract

本实用新型公开了一种模拟数字信号同步采集系统，涉及信号采集与处理装置技术领域。所述采集系统包括信号采集适配、数字信号回放适配器、若干个数字信号环境模拟卡、模拟信号采集卡、数字信号存储回放卡、总线模块、控制器、人机交互模块和电源模块，其中的一个数字信号环境模拟卡作为主卡，其余的数字信号环境模拟卡作为从卡，所述控制器为作为主卡的数字信号环境模拟卡提供时钟信号，作为主卡的数字信号环境模拟卡为作为从卡的数字信号环境模拟卡以及模拟信号采集卡提供同步时钟信号。不同的采集卡上都设有相同的时钟模块，将多块采集卡中的其中一块作为主卡，将其他几块采集卡作为从卡，利用主卡与从卡通过同步时钟共享链路保持各个板卡之间时基同步。

Description

模拟数字信号同步采集系统

技术领域

本实用新型涉及信号采集与处理装置技术领域，尤其涉及一种模拟数字信号同步采集系统。

背景技术

在某些进口导弹装备电子备件的国产化，及其他电子装备修理及背景下，需要在电子部件的实验室测试过程中提供与实装信号环境一致的信号输入，且测试过程不能影响装备正常工作状态或造成装备寿命下降、甚至损坏。为解决这一问题，需要研究导弹装备电子部件信号环境模拟的关键技术，并研制软硬件系统。

目前，通用的技术方案是采用“主机+适配器”结构，但是目前现有的板卡货架产品构建的系统存在以下问题：1、现有模拟信号采集板卡和数字信号采集板卡不能共享相同的同步采样时钟，实现对大型复杂武器系统电子部件的模数混合同步采样；2、直接利用PXIe平台内置的定时和同步功能实现板卡间同步，测试系统中板卡增加或减少都需要重新修改软件参数，无法实现系统采样通道的任意拓展。

实用新型内容

本实用新型所要解决的技术问题是如何提供一种可实现时钟同步，从而实现各采集卡之间精确同步的模拟数字信号同步采集系统。

为解决上述技术问题，本实用新型所采取的技术方案是：一种模拟数字信号同步采集系统，其特征在于：包括信号采集适配、数字信号回放适配器、若干个数字信号环境模拟卡、模拟信号采集卡、数字信号存储回放卡、总线模块、控制器、人机交互模块和电源模块，所述信号采集适配器的信号输入端接收装备系统发送的信号，所述信号采集适配器的信号输出端分别与所述数字信号环境模拟卡以及模拟信号采集卡的信号输入端连接，所述数字信号环境模拟卡和模拟信号采集卡通过总线模块与所述控制器双向连接，所述数字信号存储回放卡通过所述总线模块与所述控制器双向连接，所述数字信号存储回放卡的信号输出端与所述数字信号回放适配器的信号输入端连接，所述数字信号回放适配器的输出端为所述系统的信号输出端，所述数字信号环境模拟卡、模拟信号采集卡以及数字信号存储回放卡受控于所述控制器，用于在所述控制器的控制下对数据进行处理，所述电源模块与所述采集系统中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述人机交互模块与所述控制器双向连接，用于输入控制命令并显示输出的数据；其中的一个数字信号环境模拟卡作为主卡，其余的数字信号环境模拟卡作为从卡，所述控制器为作为主卡的数字信号环境模拟卡提供时钟信号，作为主卡的数字信号环境模拟卡为作为从卡的数字信号环境模拟卡以及模拟信号采集卡提供同步时钟信号。

进一步的技术方案在于：所述数字信号环境模拟卡包括第一外部接口模块、电平转换模块、第一控制单元、第一存储单元、第一时钟单元、第一电源单元和第一总线单元，所述第一外部接口模块与所述电平转换模块双向连接，所述第一外部接口模块用于与外围设备连接；所述电平转换模块与所述第一控制单元双向连接，所述电平转换模块用于实现电平的变换；所述第一存储单元与所述第一控制单元双向连接，用于存储数据；所述第一时钟单元用于为所述第一控制单元提供工作时钟；所述第一电源单元与所述数字信号环境模拟卡中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述第一总线单元与所述第一控制单元双向连接，用于与控制器双向连接，进行数据交换。

进一步的技术方案在于：所述模拟信号采集卡包括第二外部接口模块、AD采集电路、第二控制单元、第二存储单元、第二时钟单元、第二电源单元和第二总线单元，所述第二外部接口模块的信号输出端与所述AD采集电路的信号输入端连接，所述第一外部接口模块用于与外围设备连接；所述AD采集电路与所述第二控制单元双向连接，所述AD采集电路用于模数变换；所述第二存储单元与所述第二控制单元双向连接，用于存储数据；所述第二时钟单元用于为所述第二控制单元以及AD采集电路提供工作时钟；所述第二电源单元与所述模拟信号采集卡中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述第二总线单元与所述第二控制单元双向连接，用于与控制器双向连接，进行数据交换。

进一步的技术方案在于：所述第一时钟单元包括第一系统同步时钟模块和第一控制器时钟分配模块，所述系统同步时钟模块包括SIT9102晶振芯片U53以及晶振芯片U53外围的隔直滤波器和阻抗匹配电路。

进一步的技术方案在于：第一时钟单元包括模拟信号采集卡时钟分配模块，所述时钟分配模块包括CY2305SC型时钟缓冲器U7，所述U7的1脚经电阻R56与第二控制器的相关输出端连接，所述U7的2脚、3脚、5脚和7脚分别为所述时钟分配模块的时钟信号输出端，所述U7的4脚接地，所述U7的6脚分为三路，第一路经电容C339接地，第二路经电容C338接地，第三路经电感L6接3.3V电源，所述U7的8脚悬空。

进一步的技术方案在于：所述第一时钟单元和第二时钟单元还包括存储器同步时钟模块以及存储器时钟分配模块。

进一步的技术方案在于：所述存储器同步时钟模块包括CDCLVP1102RGT型时钟缓冲器芯片U51，所述U51的1脚、16脚以及17脚接地，所述U51的2-4脚以及13-15脚悬空，所述U51的9-12脚为时钟信号输出端，3.3V电源经电感B2后与所述U51的5脚连接，滤波电容C321、电容C252以及电容C264并联在3.3V电源的输入端，所述芯片U51的8脚分别经电容C322以及电容C323接地，SIT9102晶振芯片U52的1脚接3.3V电源，所述芯片U52的2脚悬空，所述芯片U52的3脚接地，所述芯片U52的4脚和5脚分别经电容C326以及电容C327后与所述缓冲器芯片U51的6脚和7脚连接，电阻R465的一端与所述芯片U52的4脚连接，电阻R465的另一端与所述芯片U52的5脚连接。

采用上述技术方案所产生的有益效果在于：所述系统包括基于CPCIe总线的模拟信号采集卡和数字信号环境模拟卡，在CPCIe基础上增加同步时钟共享链路。不同的采集卡上都设有相同的时钟模块，将多块采集卡中的其中一块作为主卡，将其他几块采集卡作为从卡，利用主卡与从卡通过同步时钟共享链路保持各个板卡之间时基同步。在共享同步时基的条件下，利用DDR3存储可以同步缓存数字卡和模拟卡前端电路获得的数字信号，通过CPCIe总线以RocketIO GTX方式快速传输到主控机的存储模块中。

开发的采集卡作为导弹装备电子部件信号环境采集系统的重要组件置于NIPXIe-1075型PXIe机箱中，通过NI PXIe-8840型主控机进行控制，机箱和主控机均兼容CPCIe总线协议。系统主控机与其它板卡之间通过机箱内部的背板连接，机箱内安装的自研的数字信号环境模拟卡和模拟信号采集卡均采用CPCIe总线，具有相比PXIe更可靠和稳定的机械性能。通过将机箱0槽外第一块板卡作为主卡，其他板卡作为从卡，借用主卡时钟同步信号，实现各采集卡之间能够实现精确的同步。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

图1是本实用新型实施例所述系统的原理框图；

图2是本实用新型实施例所述系统中数字信号环境模拟卡的原理框图；

图3是本实用新型实施例所述系统中模拟信号采集卡的原理框图；

图4是本实用新型实施例所述系统中触发总线和采集时钟配置关系图；

图5是本实用新型实施例数字信号环境模拟卡中系统同步时钟模块的原理图；

图6是本实用新型实施例数字信号环境模拟卡中时钟分配模块的原理图；

图7是本实用新型实施例模拟信号采集卡中时钟分配模块的原理图；

图8是本实用新型实施例存储模块的同步时钟模块原理图；

图9是本实用新型实施例存储模块的时钟分配的原理图；

图10是本实用新型实施例所述系统的数据流控制图；

图11是本实用新型实施例所述系统中GTX高速传输的电路原理图；

图12是本实用新型实施例所述系统中 GTX总线传输连接原理图；

图13是本实用新型实施例所述系统中CPCIe总线数据传输原理图。

具体实施方式

下面结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施例的限制。

如图1所示，本实用新型实施例公开了一种模拟数字信号同步采集系统，包括信号采集适配、数字信号回放适配器、若干个数字信号环境模拟卡、模拟信号采集卡、数字信号存储回放卡、总线模块、控制器、人机交互模块和电源模块，所述信号采集适配器的信号输入端接收装备系统发送的信号，所述信号采集适配器的信号输出端分别与所述数字信号环境模拟卡以及模拟信号采集卡的信号输入端连接，所述数字信号环境模拟卡和模拟信号采集卡通过总线模块与所述控制器双向连接，所述数字信号存储回放卡通过所述总线模块与所述控制器双向连接，所述数字信号存储回放卡的信号输出端与所述数字信号回放适配器的信号输入端连接，所述数字信号回放适配器的输出端为所述系统的信号输出端，所述数字信号环境模拟卡、模拟信号采集卡以及数字信号存储回放卡受控于所述控制器，用于在所述控制器的控制下对数据进行处理，所述电源模块与所述采集系统中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述人机交互模块与所述控制器双向连接，用于输入控制命令并显示输出的数据；其中的一个数字信号环境模拟卡作为主卡，其余的数字信号环境模拟卡作为从卡，所述控制器为作为主卡的数字信号环境模拟卡提供时钟信号，作为主卡的数字信号环境模拟卡为作为从卡的数字信号环境模拟卡以及模拟信号采集卡提供同步时钟信号。

所述系统包括基于CPCIe总线的模拟信号采集卡和数字信号环境模拟卡，在CPCIe基础上增加同步时钟共享链路。不同的采集卡上都设有相同的时钟模块，将多块采集卡中的其中一块作为主卡，将其他几块采集卡作为从卡，利用主卡与从卡通过同步时钟共享链路保持各个板卡之间时基同步。在共享同步时基的条件下，利用DDR3存储可以同步缓存数字卡和模拟卡前端电路获得的数字信号，通过CPCIe总线以RocketIO GTX方式快速传输到主控机的存储模块中。

开发的采集卡作为导弹装备电子部件信号环境采集系统的重要组件置于NIPXIe-1075型PXIe机箱中，通过NI PXIe-8840型主控机进行控制，机箱和主控机均兼容CPCIe总线协议。系统主控机与其它板卡之间通过机箱内部的背板连接，机箱内安装的自研的数字信号环境模拟卡和模拟信号采集卡均采用CPCIe总线，具有相比PXIe更可靠和稳定的机械性能。通过将机箱0槽外第一块板卡作为主卡，其他板卡作为从卡，借用主卡时钟同步信号，实现各采集卡之间能够实现精确的同步。

进行信号采集时，采集适配器将装备的信号调理后通过系统中的数字信号采集回放卡和模拟信号采集卡进行采集。数字信号回放时，控制器控制信号回放适配器进行信号回放。

所述数字信号环境模拟卡包括第一外部接口模块、电平转换模块、第一控制单元、第一存储单元、第一时钟单元、第一电源单元和第一总线单元，所述第一外部接口模块与所述电平转换模块双向连接，所述第一外部接口模块用于与外围设备连接；所述电平转换模块与所述第一控制单元双向连接，所述电平转换模块用于实现电平的变换；所述第一存储单元与所述第一控制单元双向连接，用于存储数据；所述第一时钟单元用于为所述第一控制单元提供工作时钟；所述第一电源单元与所述数字信号环境模拟卡中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述第一总线单元与所述第一控制单元双向连接，用于与控制器双向连接，进行数据交换。

进一步的，如图2所示，数字信号环境模拟卡主要完成导弹装备电子部组件数字量的采集和回放功能，实际应用中可根据需求对采集通道数进行配置，配置完成后即可进行输入数字量的采集。传输到上位机的信号可以进行做波形显示、数据分析和处理等。

从DB78插头通过的数字信号进入74LVC1T45电平转换芯片，将5V或3.3V信号统一转换为XC7K325T-2FFG900C型FPGA能够适应的3.3V信号。回放时，同样可将FPGA输出的3.3V信号转为5V或3.3V信号，再通过DB78送出。74LVC1T45是单bit、双极供电、具有三态输出的双向电平转换器，通过FPGA提供的方向控制输入端（DIR）控制芯片的输入输出方向，可以在1.2-5.5V之间提供1.2V、1.5V、1.8V、2.5V、3.3V和5.0V等6种输出电平。在进行3.3V到5.5V电平转换的时候可以实现最大420Mbps数据转换率，同时该芯片还具有很高的抗噪声特性。

每次采集时，经过电平转换芯片的数字信号进入FPGA的X1_FPGA_B1 ~ X1_FPGA_B32端口，经FPGA转换为并行数据，从DDR3_A_A1 ~ DDR3_A_A32端口进入MT41J64M16型DDR3，然后暂存到DDR3内存颗粒中，该型号DDR3存储颗粒容量1GB，系统采用两个DDR3存储颗粒，将总缓存容量拓展至2GB。采集完毕后，再通过PXIe插头的CPCIe总线传送至基于WINDOWS 7系统的主控机，存储到大容量硬盘上。

回放过程中，数字信号环境模拟卡主要完成数字量的输出功能。板卡将预先存储在DDR3存储模块中的数据，从DDR3_A_A1 ~ DDR3_A_A32端口输出给FPGA，根据实际的时序要求，FPGA通过X1_FPGA_B1 ~ X1_FPGA_B32端口传输给电平转换芯片。然后再将这些数字量经信号回放适配器输出到被测电子部组件，存储模块中的数据可以是先前采集完直接存储的数据，也可以是上位机进一步选择或处理后的数据，通过CPCIe总线以RocketIO GTX方式快速加载到DDR3存储颗粒中，进行电平转换后再通过DB78插头输出，经过采集与回放适配器将数字量输入待测导弹装备电子部件中。采集和回放过程中使用DDR3进行缓存主要是为了提高信号的采集和输出速率。

所述模拟信号采集卡包括第二外部接口模块、AD采集电路、第二控制单元、第二存储单元、第二时钟单元、第二电源单元和第二总线单元，所述第二外部接口模块的信号输出端与所述AD采集电路的信号输入端连接，所述第一外部接口模块用于与外围设备连接；所述AD采集电路与所述第二控制单元双向连接，所述AD采集电路用于模数变换；所述第二存储单元与所述第二控制单元双向连接，用于存储数据；所述第二时钟单元用于为所述第二控制单元以及AD采集电路提供工作时钟；所述第二电源单元与所述模拟信号采集卡中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述第二总线单元与所述第二控制单元双向连接，用于与控制器双向连接，进行数据交换。

如图3所示，模拟信号采集卡主要完成导弹武器系统电子部组件模拟量的采集和回放功能，实际应用中根据需求可对采集通道数和采样速率进行配置，配置完成后即可进行模拟量的采集，模拟信号经过前端阻抗匹配、滤波电路后进入AD9268型ADC模数转换电路，然后将A/D转换后的数据送给存储卡进行数据存储。若要进一步分析数据，可将存储卡中的数据通过CPCIe总线以DMA方式快速传到上位机做存储、波形显示、数据分析和处理等。

与数字信号的采集过程类似，模拟信号经过SMA插头进入板卡，然后经过运放和AD芯片转换后，送入FPGA。FPGA将采集数据暂存到DDR3颗粒中（2GB容量），待采集完毕后，再通过CPCIe总线传送到控制器。

模拟信号采集卡与数字信号环境模拟卡之间，数字量功能存储模块电路相同，其不同点在于模数转换模块。考虑到ADC采集通道的扩展性，模块预留多通道同步信号接口，便于多通道AD根据外部触发信号同步采集，在FPGA的控制下实现采集控制。

SMA接头与ADC之间经过ADA4938-2型差分驱动芯片构成的有源低通滤波器，从而避免信号传输失真，保证信号质量。

根据采样需求和采样定理，为了使信号无失真，ADC的采样率不能低于100MHz，选用的AD9268芯片是一款4通道、16位、可支持100MSPS采样率模数转换器（ADC），在本应用中无需外部基准电压源或驱动器件。

多通道ADC同步采集信号为大型数据采集系统设计的关键点，本设计中预留了同步信号输入与输出接口，当单块模块工作时，同步信号无用；当多块模块协同工作时，任意一块模块都可以设置为主卡或者是从卡，当作为主卡时，同步信号为输出，当作为从卡时，同步信号为输入。

多通道数字/模拟信号高速混合采样：

采集卡上经过74LVC1T45电平转换芯片和模数转换模块后，输出同步的并行数字量，数字量在相同时钟的控制下通过FPGA逻辑控制电路进入DDR3高速缓存颗粒，这两个缓存芯片可以维持4块采集卡所有通道以100MB/s完成全速采样3.6s而不溢出。

在实际采样过程中，由于雷达脉冲重复周期不大于2ms，如要需2GB存储空间的DDR3存储颗粒可以保证1800个以上的脉冲重复周期的数据信息的采集。如果脉冲积累按10次计算，数据融合信息按照15次积累后目标信息计算，依然可以完成12次数据融合周期的信息采样。而在实际的装备检测中，是远不需要这么多采样信息的。所以2GB的DDR3存储颗粒从容量上完全满足测试需求。

为了实现各个板卡之间的时序问题，采用高速时钟信号，对各板卡进行同步控制，各板卡在统一的协调下进行工作。另外，系统还设置了外触发模式，可以人工进行设定，可以在需要的时候通过触发实现信号的采集或回放，具有很强的灵活性。本系统的同步时钟架构可以充分满足系统中模拟信号和数字信号同步采集需求及系统采集同步任意拓展的需求。系统触发总线和采集时钟配置关系如图4所示。

FPGA同步时钟设计：

信号采集板卡通过主控机产生CPCIe总线触发信号完成采样触发，当主控机程序指令下达采样触发信号之后，各个采集卡可以同时触发采样。系统主机通过PXIe机箱中主卡产生100MHz采样时钟，一路供给本卡使用，另外三路供给其他三块采集卡所需采样时钟。

数字信号环境模拟卡和模拟信号采集卡的时钟电路相同，其系统同步时钟原理图和FPGA时钟分配原理图如图5和图6所示。

时钟电路由SIT9102晶振和阻抗匹配电路组成，PXI机箱主卡上的SIT9102晶振形成差分振荡信号，通过SYS_REFCLK_C_P和SYS_REFCLK_C_N端口进入XC7K325T-FFG900C型FPGA，利用FPGA中的锁相环模块形成精准的100MHz时钟同步信号。时钟同步信号通过CPCIE_C_REFCLK_P和CPCIE_C_REFCLK_N端口输入，经过隔直滤波器和阻抗匹配电路，从板卡J3-E总线接口的CPCIE_REFCLK_P端口和J3-F总线接口的CPCIE_REFCLK_N端口输出。

由主卡输出的100MHz同步时钟经过从卡J3-E总线接口的CPCIE_REFCLK_P端口和J3-F总线接口的CPCIE_REFCLK_N端口进入从卡。从卡从总线接口收到同步时钟信号，经过隔直滤波器和阻抗匹配电路，进入从卡FPGA的CPCIE_C_REFCLK_P和CPCIE_C_REFCLK_N端口，然后通过从卡FPGA锁相环模块实现从卡对主卡时钟频率锁定。从卡和主卡通过总线形成时钟串联，保证各卡之间时钟精确同步。

模拟信号采集卡和数字信号环境模拟卡的系统FPGA时钟同步模块都完全相同，由于机箱各个槽位的板卡的时钟信号不通过总线控制，板卡时钟同步和系统任意拓展功能的实现得到大大简化。

采样前端时钟设计：

对于数字信号环境模拟卡，信号的采集回放经过74LVC1T45电平转换芯片时无需时钟，FPGA对转换后的3.3V数字电平信号读取和输出时使用前述的FPGA的100MHz同步时钟。

对于模拟信号采集卡，信号利用AD9268将模拟信号转换为16位3.3V数字电平信号，模拟信号采集卡时钟分配原理图如图7所示。

模拟信号经过SMA接口，经过由运放芯片ADA4938为主要元件构建的有源低通滤波器后形成差分信号，进入AD9268模数转换器。FPGA的100MHz同步时钟差分信号从XCK325T-2FFG900型FPGA的FPGA_CLK_OUTP和FPGA_CLK_OUTN端口输出，经过CY2305SC时钟分配驱动芯片，将CLK_AD0~ CLK_AD3输出的信号经过等长布线和阻抗匹配滤波电路，输入四个AD9268型AD转换芯片的CLK0+ ~ CLK3+端口，CLK0- ~ CLK3-接地。

FPGA对转换后的3.3V数字电平信号读取时使用前述的FPGA的100MHz同步时钟。

DDR3缓存时钟设计：

在向DDR3缓存颗粒中存储数据时需要使用同步时钟信号。DDR3同步时钟原理图和DDR3时钟分配原理图如图8和图9所示。

DDR3的同步时钟信号由SIT9102晶振产生振荡信号，经过阻抗匹配和隔直滤波电路后，通过DDR3_CLK_P和DDR3_CLK_N端口进入CDCLVP1102RGT型时钟缓存器。时钟缓存器对时钟进行分配，分别从DDR3_A_SYS_CLKP、DDR3_A_SYS_CLKN差分端口和DDR3_B_ SYS_CLKP、DDR3_B_SYS_CLKN差分端口输出，再次经过阻抗匹配和隔直滤波电路后，分别由DDR3_A_SYSCLK_P、DDR3_A_SYSCLK_N差分端口和DDR3_B_SYSCLK_P、DDR3_B_SYSCLK_N差分端口输出FPGA。

FPGA首先利用内部的锁相环模块对振荡信号进行100HMz精确锁定，然后再利用内部的倍频模块形成800MHz的同步时钟信号，从DDR3_A_CK0_P、DDR3_A_CK0_N差分端口和DDR3_B_CK0_P、DDR3_B_CK0_N差分端口分别输入DDR3缓存，用于DDR3读写的时钟同步控制。

高速数据存储设计：

本系统的数据流控制如图10所示。从卡中DDR3缓存中的数据，通过RocketIO GTX高速存储技术传输给主卡，主卡直接受主控机控制，通过CPCIe总线将数据传输到主控机硬盘进行缓存。

本系统在实现数字量、模拟量高速采集的过程中数据量较大，数据写入和读取的速率至少要达到1600MByte/s，数据采集和回放的时间要涵盖对装备整个自检过程，当前的高速存储设备很难达到上述技术指标要求。为实现系统各并行通道以如此高速的速度进行数据采集，并在不丢失任何信息的情况下实现实时高速存储，本系统采用两片MT41J64M16型DDR3芯片进行数据存储，该芯片是内存1G的16位宽的高速存储芯片。两片DDR3同时工作，读写速度至少可以达到6.4GB/S，存储4路ADC芯片采集的数据绰绰有余，还可以和更高采样时钟的具有时钟分配功能的数字采集回放卡构成系统，从而提高系统的适用性。高速数据存储单元设计和生产目前没有定型和标准产品，为了实现高速大数据量的存储技术指标我们采用FPGA实现DDR3芯片的读写控制。由于是并行状态下的实时写入，且得益于FPGA的高速度，这种设计可以满足高速存储及回放的要求，但对FPGA的固件设计要求很高。

以上数据量是在所有通道都处于全速采集状态下计算的，一般情况下并非会全通道采集，而且每个通道的最高采集速率也可以通过软件进行设定，采集低频信号的通道可以较低的速率采集，因此实际的采集数据量会远小于计算数据。

RocketIO GTX高速存储设计：

为了适应高达1600MByte/s的数据的存储需求，需要DDR3芯片缓存数据通过CPCIe总线向主控制器上硬盘传输的数据具有足够高的速率，本系统采用RocketIO GTX技术实现主卡和从卡之间的数据传输。GTX高速传输电路设计原理图如图11所示。

GTX高速传输的同步时钟信号由SIT9102晶振产生振荡信号，经过阻抗匹配和隔直滤波电路后，通过GTX_CLK_P和GTX_CLK_N端口进入CDCLVP1102RGT型时钟缓存器。时钟缓存器对时钟进行分配，分别从RIO_Q2_REFCLK_ P、RIO_Q2_REFCLK_ N差分端口和RIO_Q3_REFCLK_ P、RIO_Q3_REFCLK_ N差分端口输出，再次经过阻抗匹配和隔直滤波电路后，分别由RIO_Q2_C_REFCLK_ P、RIO_Q2_C_REFCLK_ N差分端口和RIO_Q3_C _REFCLK_ P、RIO_Q3_C_REFCLK_ N差分端口输出FPGA，通过FPGA内置锁相环形成100MHz同步时钟。

从卡向主卡通过GTX高速传输通道传输信号时，传输通道为差分连接，从卡RIO_C_TX0_P ~ RIO_C_TX7_P通道通过背板总线连接主卡RIO_C_RX0_P ~ RIO_C_RX7_P通道；主卡向从卡传输信号时，主卡RIO_C_TX0_P ~ RIO_C_TX7_P通道通过背板总线连接从卡RIO_C_RX0_P ~ RIO_C_RX7_P通道。信号传输的控制通过FPGA将前述的100MHz同步时钟经过倍频，形成800MHz传输时钟。保证8路GTX通道最高可达6.4Gbps的数据传输率。

GTX总线传输连接图如图13所示，主卡J2插口的RIO_RX0_P ~ RIO_RX0_N通过背板总线连接从卡J2插口的RIO_TX0_P ~ RIO_TX0_N，主卡J2插口的RIO_TX0_P ~ RIO_TX0_N通过背板总线连接从卡J2插口的RIO_RX0_P ~ RIO_RX0_N。

CPCIe数据传输设计：

当板卡作为主卡时，通过CPCIe总线将所有数据传输给主控机或者从主控机接收数字板卡回放信号。CPCIe数据传输原理图如图13所示。主控机的100MHz传输信号经过板卡J3插口的CPCIE_CLK100M_C_P和CPCIE_CLK100M_C_N进入隔直滤波和匹配电路，通过CPCIE_CLK100M _P和CPCIE_CLK100M _N端口进入FPGA，根据CPCIe的总线协议控制信号传输。当向主控机传输信号时，信号从DDR3缓存进入FPGA，通过FPGA上的CPCIE_C_TX0_P、CPCIE_ C_TX0_N ~ CPCIE_ C_TX7_P、CPCIE_ C_TX7_N差分通道经过隔直滤波电路和J3插口上对应的CPCIE_TX0_P、CPCIE_TX0_N ~ CPCIE_TX7_P、CPCIE_TX7_N端口进入主控机。当从主控机接收信号时，信号经过数字卡J3插口上对应的CPCIE_TX0_P、CPCIE_TX0_N ~ CPCIE_TX7_P、CPCIE_TX7_N端口，进入隔直滤波电路，在通过CPCIE_C_TX0_P、CPCIE_ C_TX0_N ~ CPCIE_C_TX7_P、CPCIE_ C_TX7_N差分通道进入FPGA，再传输给DDR3缓存。

拓展性和电磁屏蔽：板卡在设计时钟分配的过程中采用了XJ4接口中的时钟总线，保证了系统的扩展性，以便在进一步开发DAC信号源的时候或者直接使用CPCIE总线信号源板卡货架产品的时候，可以实现数字信号回放和模拟信号回放的同步。为了保证时钟的有效性，在时钟分配的时候增加了负载驱动电路，以保证时钟信号在传输过程中不会因为衰减而无法正常驱动其他几个板卡。

为了减少不同板卡之间在高速A/D同步采集与回放时信号的串扰，拟对板卡及底板采用良好的屏蔽设计，并进行合理的电路布局及布线，同时利用软件实现串扰信号的去除。

Claims (7)

1.一种模拟数字信号同步采集系统，其特征在于：包括信号采集适配、数字信号回放适配器、若干个数字信号环境模拟卡、模拟信号采集卡、数字信号存储回放卡、总线模块、控制器、人机交互模块和电源模块，所述信号采集适配器的信号输入端接收装备系统发送的信号，所述信号采集适配器的信号输出端分别与所述数字信号环境模拟卡以及模拟信号采集卡的信号输入端连接，所述数字信号环境模拟卡和模拟信号采集卡通过总线模块与所述控制器双向连接，所述数字信号存储回放卡通过所述总线模块与所述控制器双向连接，所述数字信号存储回放卡的信号输出端与所述数字信号回放适配器的信号输入端连接，所述数字信号回放适配器的输出端为所述系统的信号输出端，所述数字信号环境模拟卡、模拟信号采集卡以及数字信号存储回放卡受控于所述控制器，用于在所述控制器的控制下对数据进行处理，所述电源模块与所述采集系统中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述人机交互模块与所述控制器双向连接，用于输入控制命令并显示输出的数据；其中的一个数字信号环境模拟卡作为主卡，其余的数字信号环境模拟卡作为从卡，所述控制器为作为主卡的数字信号环境模拟卡提供时钟信号，作为主卡的数字信号环境模拟卡为作为从卡的数字信号环境模拟卡以及模拟信号采集卡提供同步时钟信号。

2.如权利要求1所述的模拟数字信号同步采集系统，其特征在于：所述数字信号环境模拟卡包括第一外部接口模块、电平转换模块、第一控制单元、第一存储单元、第一时钟单元、第一电源单元和第一总线单元，所述第一外部接口模块与所述电平转换模块双向连接，所述第一外部接口模块用于与外围设备连接；所述电平转换模块与所述第一控制单元双向连接，所述电平转换模块用于实现电平的变换；所述第一存储单元与所述第一控制单元双向连接，用于存储数据；所述第一时钟单元用于为所述第一控制单元提供工作时钟；所述第一电源单元与所述数字信号环境模拟卡中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述第一总线单元与所述第一控制单元双向连接，用于与控制器双向连接，进行数据交换。

3.如权利要求2所述的模拟数字信号同步采集系统，其特征在于：所述模拟信号采集卡包括第二外部接口模块、AD采集电路、第二控制单元、第二存储单元、第二时钟单元、第二电源单元和第二总线单元，所述第二外部接口模块的信号输出端与所述AD采集电路的信号输入端连接，所述第一外部接口模块用于与外围设备连接；所述AD采集电路与所述第二控制单元双向连接，所述AD采集电路用于模数变换；所述第二存储单元与所述第二控制单元双向连接，用于存储数据；所述第二时钟单元用于为所述第二控制单元以及AD采集电路提供工作时钟；所述第二电源单元与所述模拟信号采集卡中需要供电的模块的电源输入端连接，用于为其提供工作电源；所述第二总线单元与所述第二控制单元双向连接，用于与控制器双向连接，进行数据交换。

4.如权利要求2所述的模拟数字信号同步采集系统，其特征在于：所述第一时钟单元包括第一系统同步时钟模块和第一控制器时钟分配模块，所述系统同步时钟模块包括SIT9102晶振芯片U53以及晶振芯片U53外围的隔直滤波器和阻抗匹配电路。

5.如权利要求1所述的模拟数字信号同步采集系统，其特征在于：第一时钟单元包括模拟信号采集卡时钟分配模块，所述时钟分配模块包括CY2305SC型时钟缓冲器U7，所述U7的1脚经电阻R56与第二控制器的相关输出端连接，所述U7的2脚、3脚、5脚和7脚分别为所述时钟分配模块的时钟信号输出端，所述U7的4脚接地，所述U7的6脚分为三路，第一路经电容C339接地，第二路经电容C338接地，第三路经电感L6接3.3V电源，所述U7的8脚悬空。

6.如权利要求2所述的模拟数字信号同步采集系统，其特征在于：所述第一时钟单元和第二时钟单元还包括存储器同步时钟模块以及存储器时钟分配模块。

7.如权利要求6所述的模拟数字信号同步采集系统，其特征在于：所述存储器同步时钟模块包括CDCLVP1102RGT型时钟缓冲器芯片U51，所述U51的1脚、16脚以及17脚接地，所述U51的2-4脚以及13-15脚悬空，所述U51的9-12脚为时钟信号输出端，3.3V电源经电感B2后与所述U51的5脚连接，滤波电容C321、电容C252以及电容C264并联在3.3V电源的输入端，所述芯片U51的8脚分别经电容C322以及电容C323接地，SIT9102晶振芯片U52的1脚接3.3V电源，所述芯片U52的2脚悬空，所述芯片U52的3脚接地，所述芯片U52的4脚和5脚分别经电容C326以及电容C327后与所述缓冲器芯片U51的6脚和7脚连接，电阻R465的一端与所述芯片U52的4脚连接，电阻R465的另一端与所述芯片U52的5脚连接。