CN208507666U - 具有多腔室的多芯片堆叠式集成封装模块结构 - Google Patents
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Abstract
本实用新型揭示了一种具有多腔室的多芯片堆叠式集成封装模块结构，封装模块结构包括：封装基板，具有间隔分布的第一、第二、第三腔室；第一滤波器芯片，位于第一腔室，具有第一电极；第二滤波器芯片，位于第二腔室，具有第二电极；放大器芯片，位于第三腔室，具有第三电极；RF开关芯片，设置于封装基板的上方，具有第四电极；第一、第二电极位于同侧，第三电极位于相对侧，互连结构导通第一、第二、第三、第四电极。本实用新型将多个芯片封装于同一封装基板，可以实现多芯片的高度集成；滤波器芯片、放大器芯片及RF开关芯片呈上下分布，提高封装基板的利用率，简化互连结构；滤波器芯片及放大器芯片内嵌设置于腔室中，使得结构更加轻薄。
Description
技术领域
本实用新型涉及半导体封装领域，尤其涉及一种具有多腔室的多芯片堆叠式集成封装模块结构。
背景技术
为迎合电子产品日益轻薄短小的发展趋势，滤波器与射频发射组件、接收组件需要被高度集成在有限面积的多芯片堆叠式集成封装模块结构中，形成系统级封装(SystemInPackage，SIP)结构，以减小硬件系统的尺寸。
对于系统级封装结构中的滤波器与射频前端模块封装整合技术，业内仍存在相当多的技术问题亟需解决，例如，滤波器的保护结构、多个芯片之间的连接结构、多个芯片的布局等等。
发明内容
本实用新型的目的在于提供一种具有多腔室的多芯片堆叠式集成封装模块结构。
为实现上述实用新型目的之一，本实用新型一实施方式提供一种具有多腔室的多芯片堆叠式集成封装模块结构，包括：
封装基板，具有相对设置的基板上表面及基板下表面，且所述封装基板具有间隔分布的第一腔室、第二腔室及第三腔室；
第一滤波器芯片，位于所述第一腔室，所述第一滤波器芯片具有相对设置的第一上表面及第一下表面，所述第一上表面与所述基板上表面位于同侧，且所述第一上表面具有若干第一电极；
第二滤波器芯片，位于所述第二腔室，所述第二滤波器芯片具有相对设置的第二上表面及第二下表面，所述第二上表面与所述基板上表面位于同侧，且所述第二上表面具有若干第二电极；
放大器芯片，位于所述第三腔室，所述放大器芯片具有相对设置的第三上表面及第三下表面，所述第三上表面与所述基板上表面位于同侧，且所述第三上表面具有若干第三电极；
RF开关芯片，设置于所述封装基板的上方，所述RF开关芯片具有相对设置的第四上表面及第四下表面，所述第四下表面与所述基板上表面面对面设置，且所述第四上表面具有若干第四电极；
若干互连结构，用于导通若干第一电极、若干第二电极、若干第三电极及若干第四电极。
作为本实用新型一实施方式的进一步改进，所述基板下表面的一侧具有若干外部引脚，所述封装基板具有若干通孔，所述互连结构通过所述通孔而导通若干第一电极、若干第二电极、若干第三电极及若干外部引脚。
作为本实用新型一实施方式的进一步改进，所述互连结构包括电镀层结构及引线，所述电镀层结构导通所述第一电极、所述第二电极及所述第三电极，且所述电镀层结构通过所述通孔延伸至所述封装基板的下方而导通所述外部引脚，所述引线用于导通所述第四电极及所述电镀层结构。
作为本实用新型一实施方式的进一步改进，所述电镀层结构包括相互导通的上重布线层、中间布线层及下重布线层，所述上重布线层位于所述封装基板的上方并导通所述第一电极、所述第二电极、所述第三电极及所述引线，所述下重布线层位于所述封装基板的下方并导通所述外部引脚，所述中间布线层包括相连的位于所述基板上表面的第一电镀层、位于所述通孔内壁的第二电镀层及位于所述基板下表面下方的第三电镀层，所述第一电镀层连接所述上重布线层，所述第三电镀层连接所述下重布线层。
作为本实用新型一实施方式的进一步改进，所述多芯片堆叠式集成封装模块结构包括第一绝缘层及第二绝缘层，所述第一绝缘层位于所述第三电镀层及基板下表面、第一下表面、第二下表面、第三下表面下方，且所述第一绝缘层填充所述通孔，所述下重布线层经过所述第一绝缘层上的孔洞导通所述第三电镀层并往所述第一绝缘层的下表面方向延伸，所述外部引脚连接所述下重布线层，所述第二绝缘层包覆所述第一绝缘层及所述下重布线层，且所述第二绝缘层暴露所述外部引脚。
作为本实用新型一实施方式的进一步改进，所述多芯片堆叠式集成封装模块结构包括第三绝缘层及第四绝缘层，所述第三绝缘层位于所述基板上表面、第一上表面、第二上表面、第三上表面的上方，所述上重布线层经过所述第三绝缘层上的孔洞导通所述第一电镀层、所述第一电极、所述第二电极及所述第三电极，所述第四绝缘层连接所述第三绝缘层及所述第四下表面，所述第四绝缘层具有开槽，所述开槽暴露出所述上重布线层而供所述引线连接。
作为本实用新型一实施方式的进一步改进，所述第三绝缘层及所述第四绝缘层配合形成围堰，所述围堰与所述第四下表面及所述第一上表面配合而围设形成第一空腔，且所述围堰与所述第四下表面及所述第二上表面配合而围设形成第二空腔。
作为本实用新型一实施方式的进一步改进，所述围堰包括位于所述若干第一电极内侧且形成所述第一空腔外轮廓的第一围堰、位于若干第一电极外侧的第二围堰、位于若干第二电极内侧且形成所述第二空腔外轮廓的第三围堰及位于若干第二电极外侧的第四围堰，且所述围堰的外侧缘与所述基板外侧缘齐平。
作为本实用新型一实施方式的进一步改进，所述多芯片堆叠式集成封装模块结构还包括位于所述封装基板远离所述基板下表面的一侧的第一塑封层，所述第一塑封层同时包覆所述围堰暴露在外的上表面区域、所述RF开关芯片及所述引线。
作为本实用新型一实施方式的进一步改进，所述多芯片堆叠式集成封装模块结构还包括第二塑封层，所述第二塑封层填充所述第一滤波器与所述第一腔室的间隙、所述第二滤波器与所述第二腔室的间隙及所述放大器芯片与所述第三腔室的间隙，且所述第二塑封层覆盖所述基板下表面、所述第一下表面、所述第二下表面及所述第三下表面，所述第一上表面、所述第二上表面、所述第三上表面及所述基板上表面齐平。
与现有技术相比，本实用新型的有益效果在于：本实用新型一实施方式利用封装技术将多个不同的芯片封装于同一封装基板，可以实现多芯片的高度集成，提高封装基板的利用率，进而实现多芯片堆叠式集成封装模块结构的小型化；另外，滤波器芯片、放大器芯片及RF开关芯片呈上下分布，位于封装基板上方的RF开关芯片并不占用封装基板的空间，可以进一步提高封装基板的利用率，且RF开关芯片与滤波器芯片、放大器芯片之间的间距变小，便于实现滤波器芯片、放大器芯片及RF开关芯片之间的互连，简化互连结构；而且，滤波器芯片及放大器芯片内嵌设置于若干腔室中，使得多芯片堆叠式集成封装模块结构更加轻薄。
附图说明
图1是本实用新型一示例的射频前端模块；
图2是本实用新型另一示例的射频前端模块；
图3是本实用新型一实施方式的多芯片堆叠式集成封装模块结构的剖视图；
图4是本实用新型一实施方式的基板上表面的围堰、电极、空腔、通孔、开槽之间的配合俯视示意图；
图5是本实用新型一实施方式的多芯片堆叠式集成封装模块结构的制作方法的步骤图；
图6a至图6z-9是本实用新型一实施方式的多芯片堆叠式集成封装模块结构的制作方法的流程图。
具体实施方式
以下将结合附图所示的具体实施方式对本实用新型进行详细描述。但这些实施方式并不限制本实用新型，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本实用新型的保护范围内。
在本申请的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分夸大，因此，仅用于图示本申请的主题的基本结构。
另外，本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”。因此，示例性术语“下方”可以囊括上方和下方这两种方位。设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。
参图1及图2，本实用新型一实施方式提供一种通用的射频前端模块，射频前端模块可用于手机、电脑等移动设备或者是其他电子设备中。
结合图1，在一示例中，射频前端模块包括功率放大器模块200(Power AmplifierModule，PAM)，功率放大器模块200包括依次电性连接的第一放大器单元201、第一RF开关单元202及第一RF滤波器单元203，第一放大器单元201为多模式-宽带宽的功率放大器单元。
实际操作中，第一放大器单元201用于接收其他部件输出的调制信号，经过功率放大器模块200的调制、放大及滤波操作后，由滤波器单元203输出。
结合图2，在另一示例中，射频前端模块包括接收分集模块300(ReceiveDiversity Module，RDM)，接收分集模块300包括依次电性连接的低噪音放大复用器301(LNA Multiplexer Module，LMM)、第二RF滤波器单元302及RF天线开关单元303，其中，低噪音放大复用器301包括电性连接的第二放大器单元3011及第二RF开关单元3012，第二放大器单元3011为多模式-宽带宽的低噪声放大器单元，第二RF开关单元3012的两端分别连接第二放大器单元3011及第二RF滤波器单元302。
实际操作中，信号经过天线共用器304分为高频信号及低频信号，这里，以高频信号为例，高频信号进入RF天线开关单元303，而后依次经过第二RF滤波器单元302及低噪音放大复用器301的滤波、调制、放大操作后由第二放大器单元3011输出。
可以理解的，上述RF开关单元、滤波器单元、放大器单元等各个单元之间的电性连接可以通过封装工艺实现，即将RF开关芯片、放大器芯片、滤波器芯片等封装在一起而实现各项功能。
本实施方式以RF开关芯片、放大器芯片、滤波器芯片的多芯片堆叠式集成封装模块结构、工艺为例做说明。
参图3，为本实用新型一实施方式的具有多腔室的多芯片堆叠式集成封装模块结构100的剖视图。
多芯片堆叠式集成封装模块结构100包括封装基板10、第一滤波器芯片20、第二滤波器芯片30、放大器芯片40、RF开关芯片50及若干互连结构60。
封装基板10具有相对设置的基板上表面11及基板下表面12，且封装基板10具有间隔分布的第一腔室101、第二腔室102及第三腔室103。
这里，封装基板10为承载芯片的承载板，封装基板10可以是有机树脂制成的印刷电路板，也可以是玻璃基板或陶瓷基板等等。
第一腔室101、第二腔室102及第三腔室103可以是贯穿封装基板10的贯穿孔，但不以此为限。
第一滤波器芯片20位于第一腔室101，且第一滤波器芯片20具有相对设置的第一上表面21及第一下表面22，第一上表面21与基板上表面11位于同侧，且第一上表面21具有若干第一电极211。
这里，第一电极211朝远离第一下表面22的方向凸伸出第一上表面21，但不以此为限。
第二滤波器芯片30位于第二腔室102，且第二滤波器芯片30具有相对设置的第二上表面31及第二下表面32，第二上表面31与基板上表面11位于同侧，且第二上表面31具有若干第二电极311。
这里，第二电极311朝远离第二下表面32的方向凸伸出第二上表面31，但不以此为限。
第一滤波器芯片20、第二滤波器芯片30可以是表面声波滤波器芯片(SurfaceAcoustic Wave，SAW)或体积声波滤波器芯片(Bulk Acoustic Wave，BAW)，但不以此为限。
放大器芯片40位于第三腔室103，放大器芯片40具有相对设置的第三上表面41及第三下表面42，第三上表面41与基板上表面11位于同侧，且第三上表面41具有若干第三电极411。
这里，第三电极411朝远离第三下表面41的方向凸伸出第三上表面41，但不以此为限。
RF开关芯片50设置于封装基板10的上方，RF开关芯片50具有相对设置的第四上表面51及第四下表面52，第四下表面52与基板上表面11面对面设置，且第四下表面52具有若干第四电极511。
这里，第四电极511朝远离第四下表面52的方向凸伸出第四上表面51，但不以此为限。
若干互连结构60用于导通若干第一电极211、若干第二电极311、若干第三电极411及若干第四电极511。
这里，“若干互连结构60用于导通若干第一电极211、若干第二电极311、若干第三电极411及若干第四电极511”是指可以根据需要实现第一滤波器芯片20、第二滤波器芯片30、放大器芯片40及RF开关芯片50之间的互连，例如，可以根据图1、图2中射频前端模块的具体结构来布局多芯片堆叠式集成封装模块结构100中的互连关系。
本实施方式利用封装技术将多个不同的芯片封装于同一封装基板10，可以实现多芯片的高度集成，提高封装基板10的利用率，进而实现多芯片堆叠式集成封装模块结构100的小型化。
另外，第一滤波器芯片20、第二滤波器芯片30、放大器芯片40及RF开关芯片50呈上下分布，位于封装基板10上方的RF开关芯片50并不占用封装基板10的空间，可以进一步提高封装基板10的利用率，且RF开关芯片50与第一滤波器芯片20、第二滤波器芯片30、放大器芯片40之间的间距变小，便于实现第一滤波器芯片20、第二滤波器芯片30、放大器芯片40及RF开关芯片50之间的互连，简化互连结构。
而且，第一滤波器芯片20、第二滤波器芯片30及放大器芯片40内嵌设置于第一腔室101、第二腔室102、第三腔室103中，使得多芯片堆叠式集成封装模块结构100更加轻薄。
需要说明的是，本实施方式的多芯片堆叠式集成封装模块结构100以两个滤波器芯片(第一滤波器芯片20、第二滤波器芯片30)、一个放大器芯片40及一个RF开关芯片50装载于封装基板10为例，可以理解的，在实际运用中，参考图1及图2，可以包含多个滤波器芯片(20、30)、多个放大器芯片40及多个RF开关芯片50，例如，滤波器芯片(20、30)的周围(包括上下前后左右三维方向)可电性连接有多个放大器芯片40等。
当然，在其他实施例中，封装基板10的腔室数量不以上述三个为限，位于腔室中的芯片数量也不以上述三个为限，而且，芯片的类型也不以上述两个滤波器芯片及一个放大器芯片为限，可以根据实际情况而定。
在本实施方式中，RF开关芯片50位于第一腔室101、第二腔室102、第三腔室103的上方，若干第一电极211、若干第二电极311、若干第三电极411位于同侧，若干第四电极511与若干第一电极211、若干第二电极311、若干第三电极411背对面设置。
RF开关芯片50同时与第一滤波器芯片20、第二滤波器芯片30、放大器芯片40上下对应设置，如此，在水平方向来说，RF开关芯片50不会过多占用封装基板10水平方向的空间，封装基板10的尺寸可以做小。
这里，RF开关芯片50的尺寸大于第一滤波器芯片20、第二滤波器芯片30、放大器芯片40中任意一个芯片的尺寸，且RF开关芯片50与第一腔室101、第二腔室102、第三腔室103部分重叠。
也就是说，RF开关芯片50的外轮廓于封装基板10上的垂直投影覆盖部分第一腔室101、第二腔室102、第三腔室103，这里，以部分覆盖第一腔室101、完全覆盖第二腔室102且不覆盖第三腔室103为例。
需要说明的是，RF开关芯片50尺寸较大，将RF开关芯片50设置于封装基板10的上方，一方面，不占用封装基板10本身的空间，另一方面，例如对应到图1的产品，可以同时实现第一RF开关单元202与若干第一RF滤波器单元203、第一放大器单元201之间的互连，结构简单且紧凑。
在本实施方式中，封装基板10的一侧具有若干外部引脚121，互连结构60用于导通若干第一电极211、若干第二电极311、若干第三电极411、若干第四电极511及若干外部引脚121。
外部引脚121可以是球栅阵列(Ball Grid Array，BGA)、焊盘等等，多芯片堆叠式集成封装模块结构100通过外部引脚121可以与其他芯片或基板等实现电性连接，这里，外部引脚121以球栅阵列121为例，外部引脚121凸伸出多芯片堆叠式集成封装模块结构100的下表面。
另外，这里以若干外部引脚121位于基板下表面12的一侧为例，但不以此为限，外部引脚121也可位于其他区域。
封装基板10具有若干通孔13，互连结构60通过通孔13而导通若干第一电极211、若干第二电极311、若干第三电极411、若干第四电极511及若干外部引脚121。
在本实施方式中，通孔13位于相邻的腔室之间，如此，互连结构60与若干第一电极211、若干第二电极311、若干第三电极411、若干第四电极511之间的间距会大大减小，从而提高电性传输性能，且可辅助实现多芯片堆叠式集成封装模块结构100的小型化。
在本实施方式中，互连结构60包括电镀层结构63及引线61。
电镀层结构63导通第一电极211、第二电极311及第三电极411，且电镀层结构63通过通孔13延伸至封装基板10的下方而导通外部引脚121，引线61用于导通第四电极311及电镀层结构63。
具体的，电镀层结构63包括相互导通的上重布线层631、中间布线层632及下重布线层633。
上重布线层631位于封装基板10的上方并导通第一电极211、第二电极311、第三电极411及引线61。
下重布线层633位于封装基板10的下方并导通外部引脚121。
中间布线层632包括相连的位于基板上表面11的第一电镀层6321、位于通孔13内壁的第二电镀层6322及位于基板下表面12下方的第三电镀层6323。
需要说明的是，“位于基板下表面12下方的第三电镀层6323”可以是指第三电镀层6323直接接触基板下表面12，或者是第三电镀层6323与基板下表面12之间具有其他结构。
第一电镀层6321连接上重布线层631，第三电镀层6323连接下重布线层633。
这里，一方面，基板上表面11及基板下表面12均设置有电镀层，可以提高电镀层与封装基板10结合的牢靠度；另一方面，第一电镀层6321朝向第一电极211、第二电极311的方向延伸，便于与上重布线层631连接，且第三电镀层6323沿着基板下表面12延伸，配合下重布线层633，可以提高位于基板下表面12一侧的外部引脚121的布局自由度，进一步辅助外部引脚121的外移，便于提前布置其它芯片埋入的空间，从而便于实现高性能和小尺寸的多芯片2.5D或3D堆叠集成封装和模组。
这里，多芯片堆叠式集成封装模块结构100包括第一绝缘层71及第二绝缘层72。
第一绝缘层71位于第三电镀层6323及基板下表面12、第一下表面22、第二下表面32、第三下表面42下方，且第一绝缘层71填充通孔13，下重布线层633经过第一绝缘层71上的孔洞导通第三电镀层6323并往第一绝缘层71的下表面方向延伸，外部引脚121连接下重布线层633，第二绝缘层72包覆第一绝缘层71及下重布线层633，且第二绝缘层72暴露外部引脚121。
需要说明的是，“第一绝缘层71位于第三电镀层6323及基板下表面12、第一下表面22、第二下表面32、第三下表面42下方”可以是指第一绝缘层71直接接触第三电镀层6323及基板下表面12、第一下表面22、第二下表面32、第三下表面42，或者是指第一绝缘层71与第三电镀层6323及基板下表面12、第一下表面22、第二下表面32、第三下表面42之间具有其他结构。
多芯片堆叠式集成封装模块结构100包括第三绝缘层73及第四绝缘层81。
第三绝缘层73位于基板上表面11、第一上表面21、第二上表面31、第三上表面41的上方，上重布线层631经过第三绝缘层73上的孔洞导通第一电镀层6321、第一电极211、第二电极311及第三电极411，第四绝缘层81连接第三绝缘层73及第四下表面52，第四绝缘层81具有开槽811，开槽811暴露出上重布线层631而供引线61连接。
其中，引线61为金线，上重布线层631、中间布线层632及下重布线层633均为铜层。
本实施方式采用简洁的重布线(RDL)方案实现了第一电极211、第二电极311、第三电极411、第四电极511及外部引脚121之间的电性连接，工艺稳定且可靠性高。
重布线的金属线材料是铜(即中间布线层632及下重布线层633均为铜层)，重布线铜与芯片电极(包括第一电极211、第二电极311、第三电极411)之间可以设置增强重布线铜和芯片电极相互附着力的金属或合金薄膜，该金属或者合金材料可以是镍，钛，镍铬，钛钨等。
封装基板10、上重布线层631、中间布线层632及下重布线层633之间夹设有第一绝缘层71、第二绝缘层72及第三绝缘层73，从而实现各个部件之间的电气隔绝。
可以理解的，重布线方案中的上重布线层631也不以上述的一层为限，下重布线层633也不以上述的一层为限，可以根据实际情况而定。
另外，本实施方式设置引线61优势在于：结构简单，降低工艺难度，提高生产效率。
在本实施方式中，第三绝缘层73及第四绝缘层81配合形成围堰90，围堰90与第四下表面52及第一上表面21配合而围设形成第一空腔S1，且围堰90与第四下表面52及第二上表面31配合而围设形成第二空腔S2。
这里，第一滤波器芯片20、第二滤波器芯片30表面的活性区域(Active Zone)需要在无外物接触或是覆盖情况下才能正常工作，也就是说，需要在第一滤波器芯片20、第二滤波器芯片30的上方形成一空腔以保护该活性区域，此时，该第一空腔S1、第二空腔S2分别对应第一滤波器芯片20、第二滤波器芯片30表面的活性区域。
本实施方式通过设置围堰90形成第一空腔S1、第二空腔S2，可以有效避免在多芯片堆叠式集成封装模块结构制作过程中或是在多芯片堆叠式集成封装模块结构使用过程中外界物质进入第一空腔S1、第二空腔S2，内部而影响第一滤波器芯片20、第二滤波器芯片30的正常使用，从而提高多芯片堆叠式集成封装模块结构100的整体性能。
围堰90包括位于若干第一电极211内侧且形成第一空腔S1外轮廓的第一围堰91、位于若干第一电极211外侧的第二围堰92、位于若干第二电极311内侧且形成第二空腔S2外轮廓的第三围堰93及位于若干第二电极311外侧的第四围堰94，且围堰90的外侧缘与封装基板10外侧缘齐平。
这里，由于围堰90具有一定的高度，当围堰90的下表面面积过小时，可能会无法支撑该高度的围堰90，从而导致围堰90出现坍塌现象，本实施方式的围堰90具有足够大的下表面，提高了整个围堰90的稳定性；另外，围堰90下表面可以和第一滤波器芯片20、第二滤波器芯片30上表面除去第一空腔S1、第二空腔S2、第一电极211、第二电极311外的其他上表面全部区域结合，进一步提高了第一空腔S1、第二空腔S2的成型稳定性。
结合图4，为本实用新型一实施方式的基板上表面的围堰、电极、空腔、通孔、开槽之间的配合俯视示意图，为了便于说明，已经省略部分结构(例如RF开关芯片50、塑封层等等。
封装基板10上具有第一腔室101、第二腔室102及第三腔室103，若干第一电极211呈阵列分布于位于第一腔室101的第一滤波器芯片20的第一上表面21，且相邻第一电极211之间具有间隔，第一围堰91位于第一电极211的内侧，且环绕第一空腔S1的周缘设置，第二围堰92位于第一电极211的外侧，若干第二电极311呈阵列分布于位于第二腔室102的第二滤波器芯片30的第二上表面31，且相邻第二电极311之间具有间隔，第三围堰93位于第二电极311的内侧，且环绕第二空腔S2的周缘设置，第四围堰94位于第二电极311的外侧。
这里，在第一空腔S1及第二空腔S2相邻的中间区域，第二围堰92实质与第四围堰94相连，也就是说，第一围堰91、第二围堰92、第三围堰93及第四围堰94之间实质并没有界限，而是连续结构。
另外，围堰90的外侧缘与封装基板10的外侧缘齐平。
当然，由于封装基板10是四边形结构，外侧缘还包括封装基板10的前侧侧缘及后侧侧缘，围堰90也会一并延伸至前侧侧缘及后侧侧缘，但不以此为限，封装基板10也可以是其他形状的结构。
需要说明的是，以第一围堰91与第二围堰92为例，第一围堰91与第二围堰92之间可以是相互独立的，例如第一围堰91为第一环状结构，第一环状结构位于若干第一电极211的内侧，第二围堰92为第二环状结构，第二环状结构位于若干第一电极211的外侧。
当然，第一围堰91与第二围堰92之间也可以是相互连通的，此时，第一围堰91与第二围堰92之间通过第五围堰95实现互连，第五围堰95位于相邻的第一电极211之间或者是其他区域。
也就是说，此时的围堰90布满基板上表面11、第一上表面21、第二上表面31、第三上表面41上方除去第一电极211、第二电极311、第一空腔S1、第二空腔S2区域的其他全部区域。
围堰90由光敏感的绝缘材料制成，但不以此为限。
在本实施方式中，多芯片堆叠式集成封装模块结构100还包括位于封装基板10远离基板下表面12的一侧的第一塑封层96，第一塑封层96同时包覆围堰90暴露在外的上表面区域、RF开关芯片50及引线61。
第一塑封层96可以是EMC(Epoxy Molding Compound)塑封层，由于本实施方式利用围堰90可以阻挡外界物质进入第一空腔S1、第二空腔S2，无需考虑第一塑封层96是否会因为材料问题而影响第一空腔S1、第二空腔S2内的保护区域，因此，第一塑封层96材料的选择范围大大扩大，进而可以规避特定塑封材料的选择、大幅扩宽塑封制程工艺窗口以及有效降低成本。
在本实施方式中，多芯片堆叠式集成封装模块结构100还包括第二塑封层97，第二塑封层97填充第一滤波器20与第一腔室S1的间隙、第二滤波器30与第二腔室S2的间隙及放大器芯片40与第三腔室S3的间隙，且第二塑封层97覆盖基板下表面12、第一下表面22、第二下表面32及第三下表面42，第一上表面21、第二上表面31、第三上表面41及基板上表面11齐平。
也就是说，第三电镀层6323实质是位于第二塑封层97的下方，而第一绝缘层71实质也是位于第二塑封层97的下方，第二塑封层97的其他说明可以参考第一塑封层96的说明，在此不再赘述。
这里，通过第二塑封层97的设置，一方面，可以补偿第一滤波器芯片20、第二滤波器芯片30、放大器芯片40与封装基板10之间的厚度差异，从而实现第一上表面21、第二上表面31、第三上表面41及基板上表面11齐平，以便于后续第一绝缘层71、第三绝缘层73等结构的成型；另一方面，第二塑封层97可以起到保护第一滤波器芯片20、第二滤波器芯片30、放大器芯片40以及固定各个芯片与对应的腔室之间的相对位置的作用。
本实用新型一实施方式还提供一种多芯片堆叠式集成封装模块结构100的制作方法，结合前述多芯片堆叠式集成封装模块结构100的说明及图5、图6a至图6z-9，制作方法包括步骤：
S1：参图6a，提供封装基板10，其具有相对设置的基板上表面11及基板下表面12；
S2：参图6b，于封装基板10上形成间隔分布的第一腔室101、第二腔室102及第三腔室103；
S3：参图6c至图6e，提供第一滤波器芯片20、第二滤波器芯片30及放大器芯片40，第一滤波器芯片20具有相对设置的第一上表面21及第一下表面22，且第一上表面21具有若干第一电极211，第二滤波器芯片30具有相对设置的第二上表面31及第二下表面32，且第二上表面31具有若干第二电极311，放大器芯片40具有相对设置的第三上表面41及第三下表面42，且第三上表面41具有若干第三电极411；
S4：参图6f至图6i，将第一滤波器芯片20装载至第一腔室101，第一上表面21与基板上表面11位于同侧，第二滤波器芯片30装载至第二腔室102，第二上表面31与基板上表面11位于同侧，放大器芯片40装载至第三腔室103，第三上表面41与基板上表面11位于同侧；
步骤S4具体包括：
参图6f，提供一临时贴合板98，将封装基板10的基板上表面11贴合于临时贴合板98；
参图6g，将第一滤波器芯片20、第二滤波器芯片30及放大器芯片40分别装载于第一腔室101、第二腔室102及第三腔室103，第一上表面21、第二上表面31及第三上表面41贴附于临时贴合板98；
参图6h，形成包覆第一滤波器芯片20与第一腔室101的间隙、第二滤波器芯片30与第二腔室102的间隙、放大器芯片40与第三腔室103的间隙、基板下表面12、第一下表面22、第二下表面32及第三下表面42的第二塑封层97；
参图6i，去除临时贴合板98。
S5：参图6j至图6z-9，提供RF开关芯片50，将RF开关芯片50装载于封装基板10的上方，RF开关芯片50具有相对设置的第四上表面51及第四下表面52，第四下表面52与基板上表面11面对面设置，且第四上表面51具有若干第四电极511，并形成导通若干第一电极211、若干第二电极311、若干第三电极411及若干第四电极511的互连结构。
步骤S5具体包括：
参图6j，于封装基板10形成若干通孔13；
参图6k至图6n，形成中间布线层632，中间布线层632包括相连的位于基板上表面11的第一电镀层6321、位于通孔13内壁的第二电镀层6322及位于基板下表面12的第三电镀层6323。
具体如下：
参图6k，于基板上表面11、第一上表面21、第二上表面31、第三上表面41的上方及第二塑封层97的下方分别形成第二光刻胶层82及第三光刻胶层83；
参图6l，于第二光刻胶层82曝光和显影形成第二开孔821，第二开孔821暴露出基板上表面11及通孔13，于第三光刻胶层83曝光和显影形成第三开孔831，第三开孔831暴露出第二塑封层97及通孔13；
参图6m，于暴露在外的基板上表面11形成第一电镀层6321，于暴露在外的通孔13内壁形成第二电镀层6322，于暴露在外的第二塑封层97形成第三电镀层6323；
参图6n，去除第二光刻胶层82及第三光刻胶层83。
参图6o，于基板上表面11及第一电镀层6321的上方形成第三绝缘层73，第三绝缘层73填充通孔13；
参图6p至图6t，于第三绝缘层73的上方形成经过第三绝缘层73上的孔洞导通第一电极211、第二电极311、第三电极411及第一电镀层6321的上重布线层631；
具体如下：
参图6p，于第三绝缘层73曝光和显影形成第三孔洞731，第三孔洞731暴露出第一电极211、第二电极311、第三电极411、第一电镀层6321、第一空腔S1及第二空腔S2；
参图6q，于第三绝缘层73的上方形成第四光刻胶层84，并于第二塑封层97及第三电镀层6323的下方形成第六光刻胶层86；
参图6r，于第四光刻胶层84曝光和显影形成第四开孔841，第四开孔841暴露出第三绝缘层73、第一电极211、第二电极311、第三电极411及第一电镀层6321；
参图6s，于第四开孔841内形成上重布线层631。
参图6t，去除第四光刻胶层84及第六光刻胶层86。
参图6u及图6v，形成覆盖第三绝缘层73及上重布线层631的第四绝缘层81，第四绝缘层81具有暴露出上重布线层631的开槽811，第三绝缘层73及第四绝缘层81配合形成围堰90，围堰90包括位于若干第一电极211内侧且形成第一空腔S1外轮廓的第一围堰91、位于若干第一电极211外侧的第二围堰92、位于若干第二电极311内侧且形成第二空腔S2外轮廓的第三围堰93及位于若干第二电极311外侧的第四围堰94，第一空腔S1位于第一上表面21且位于若干第一电极211的内侧，第二空腔S2位于第二上表面31且位于若干第二电极311的内侧；
具体如下：
参图6u，于第三绝缘层73及上重布线层631的上方形成第四绝缘层81；
参图6v，于第四绝缘层81曝光显影形成第一开孔812，第一开孔812暴露出第一腔室S1、第二腔室S2及开槽811，开槽811暴露出上重布线层631。
需要说明的是，以第一围堰91及第二围堰92为例，围堰90可以包括连接第一围堰91及第二围堰92的第五围堰95，也就是说，此时的围堰90布满基板上表面11、第一上表面21、第二上表面31、第三上表面41上方除去第一电极211、第二电极311、第三电极411、第一空腔S1及第二空腔S2区域的其他全部区域。
另外，由于独立的封装基板10可以由晶圆级的大基板分割形成，成型围堰90时，可以在大基板上直接成型多个围堰90，而后再进行大基板的分割而得到具有单个围堰90的单个封装基板10，如此，可大大提高封装效率，当然，围堰90也可成型在RF开关芯片50上。
参图6w，提供RF开关芯片50，RF开关芯片50包括相对设置的第四上表面51及第四下表面52，第四上表面51具有若干第四电极511；
参图6x，将RF开关芯片50装载于封装基板10的上方，第四下表面52与基板上表面11面对面设置，第一围堰91与第四下表面52、第一上表面21相互配合而围设形成第一空腔S1，第三围堰93与第四下表面52、第二上表面31相互配合而围设形成第二空腔S2，开槽811位于RF开关芯片50的外侧；
参图6y，利用引线61连接第四电极511及开槽811内的上重布线层631；
参图6z，于封装基板10远离基板下表面12的一侧形成第一塑封层96，第一塑封层96同时包覆围堰90暴露在外的上表面区域、RF开关芯片50及引线61；
参图6z-1，于第二塑封层97及第三电镀层6323的下方形成第一绝缘层71；
参图6z-2至图6z-6，于第一绝缘层71的下方形成经过第一绝缘层71上的孔洞导通第三电镀层6323并往第一绝缘层71的下表面方向延伸的下重布线层633；
具体如下：
参图6z-2，于第一绝缘层71曝光和显影形成第一孔洞711，第一孔洞711暴露出第三电镀层6323；
参图6z-3，于第一绝缘层71的下方形成第五光刻胶层85；
参图6z-4，于第五光刻胶层85曝光和显影形成第五开孔851，第五开孔851暴露出第一绝缘层71及第一孔洞711；
参图6z-5，于第五开孔851内形成下重布线层633；
参图6z-6，去除第五光刻胶层85。
参图6z-7及图6z-8，形成包覆第一绝缘层71及下重布线层633的第二绝缘层72，第二绝缘层72暴露出下重布线层633；
具体如下：
参图6z-7，于第一绝缘层71及下重布线层633的下方形成第二绝缘层72；
参图6z-8，于第二绝缘层72曝光和显影形成第二孔洞721，第二孔洞721暴露出下重布线层633。
参图6z-9，于暴露在外的下重布线层633形成球栅阵列121。
本实施方式的多芯片堆叠式集成封装模块结构100的制作方法的其他说明可以参考上述多芯片堆叠式集成封装模块结构100的说明，在此不再赘述。
本实用新型的围堰90位于第一电极211的内侧及外侧，以及位于第二电极311的内侧及外侧，且围堰90的外侧缘与封装基板10的外侧缘齐平，在其他实施方式中，围堰90也可位于第一电极211的内侧及第二电极311的内侧，或者，围堰90的外侧缘与RF开关芯片50的外侧缘齐平，又或者，围堰90的外侧缘位于RF开关芯片50的外侧缘及封装基板10的外侧缘之间等等。
综上，本实施方式通过设置围堰90形成第一空腔S1、第二空腔S2，可以有效避免在多芯片堆叠式集成封装模块结构制作过程中或是在多芯片堆叠式集成封装模块结构使用过程中外界物质进入第一空腔S1、第二空腔S2内部而影响第一滤波器芯片20、第二滤波器芯片30的正常使用，从而提高多芯片堆叠式集成封装模块结构100的整体性能。
另外，本实施方式利用封装技术将多个不同的芯片封装于同一封装基板10，可以实现多芯片的高度集成，提高封装基板10的利用率，进而实现多芯片堆叠式集成封装模块结构100的小型化。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本实用新型的可行性实施方式的具体说明，它们并非用以限制本实用新型的保护范围，凡未脱离本实用新型技艺精神所作的等效实施方式或变更均应包含在本实用新型的保护范围之内。
Claims (10)
1.一种具有多腔室的多芯片堆叠式集成封装模块结构，其特征在于，包括:
封装基板，具有相对设置的基板上表面及基板下表面，且所述封装基板具有间隔分布的第一腔室、第二腔室及第三腔室；
第一滤波器芯片，位于所述第一腔室，所述第一滤波器芯片具有相对设置的第一上表面及第一下表面，所述第一上表面与所述基板上表面位于同侧，且所述第一上表面具有若干第一电极；
第二滤波器芯片，位于所述第二腔室，所述第二滤波器芯片具有相对设置的第二上表面及第二下表面，所述第二上表面与所述基板上表面位于同侧，且所述第二上表面具有若干第二电极；
放大器芯片，位于所述第三腔室，所述放大器芯片具有相对设置的第三上表面及第三下表面，所述第三上表面与所述基板上表面位于同侧，且所述第三上表面具有若干第三电极；
RF开关芯片，设置于所述封装基板的上方，所述RF开关芯片具有相对设置的第四上表面及第四下表面，所述第四下表面与所述基板上表面面对面设置，且所述第四上表面具有若干第四电极；
若干互连结构，用于导通若干第一电极、若干第二电极、若干第三电极及若干第四电极。
2.根据权利要求1所述的多芯片堆叠式集成封装模块结构，其特征在于，所述基板下表面的一侧具有若干外部引脚，所述封装基板具有若干通孔，所述互连结构通过所述通孔而导通若干第一电极、若干第二电极、若干第三电极及若干外部引脚。
3.根据权利要求2所述的多芯片堆叠式集成封装模块结构，其特征在于，所述互连结构包括电镀层结构及引线，所述电镀层结构导通所述第一电极、所述第二电极及所述第三电极，且所述电镀层结构通过所述通孔延伸至所述封装基板的下方而导通所述外部引脚，所述引线用于导通所述第四电极及所述电镀层结构。
4.根据权利要求3所述的多芯片堆叠式集成封装模块结构，其特征在于，所述电镀层结构包括相互导通的上重布线层、中间布线层及下重布线层，所述上重布线层位于所述封装基板的上方并导通所述第一电极、所述第二电极、所述第三电极及所述引线，所述下重布线层位于所述封装基板的下方并导通所述外部引脚，所述中间布线层包括相连的位于所述基板上表面的第一电镀层、位于所述通孔内壁的第二电镀层及位于所述基板下表面下方的第三电镀层，所述第一电镀层连接所述上重布线层，所述第三电镀层连接所述下重布线层。
5.根据权利要求4所述的多芯片堆叠式集成封装模块结构，其特征在于，所述多芯片堆叠式集成封装模块结构包括第一绝缘层及第二绝缘层，所述第一绝缘层位于所述第三电镀层及基板下表面、第一下表面、第二下表面、第三下表面下方，且所述第一绝缘层填充所述通孔，所述下重布线层经过所述第一绝缘层上的孔洞导通所述第三电镀层并往所述第一绝缘层的下表面方向延伸，所述外部引脚连接所述下重布线层，所述第二绝缘层包覆所述第一绝缘层及所述下重布线层，且所述第二绝缘层暴露所述外部引脚。
6.根据权利要求4所述的多芯片堆叠式集成封装模块结构，其特征在于，所述多芯片堆叠式集成封装模块结构包括第三绝缘层及第四绝缘层，所述第三绝缘层位于所述基板上表面、第一上表面、第二上表面、第三上表面的上方，所述上重布线层经过所述第三绝缘层上的孔洞导通所述第一电镀层、所述第一电极、所述第二电极及所述第三电极，所述第四绝缘层连接所述第三绝缘层及所述第四下表面，所述第四绝缘层具有开槽，所述开槽暴露出所述上重布线层而供所述引线连接。
7.根据权利要求6所述的多芯片堆叠式集成封装模块结构，其特征在于，所述第三绝缘层及所述第四绝缘层配合形成围堰，所述围堰与所述第四下表面及所述第一上表面配合而围设形成第一空腔，且所述围堰与所述第四下表面及所述第二上表面配合而围设形成第二空腔。
8.根据权利要求7所述的多芯片堆叠式集成封装模块结构，其特征在于，所述围堰包括位于所述若干第一电极内侧且形成所述第一空腔外轮廓的第一围堰、位于若干第一电极外侧的第二围堰、位于若干第二电极内侧且形成所述第二空腔外轮廓的第三围堰及位于若干第二电极外侧的第四围堰，且所述围堰的外侧缘与所述基板外侧缘齐平。
9.根据权利要求8所述的多芯片堆叠式集成封装模块结构，其特征在于，所述多芯片堆叠式集成封装模块结构还包括位于所述封装基板远离所述基板下表面的一侧的第一塑封层，所述第一塑封层同时包覆所述围堰暴露在外的上表面区域、所述RF开关芯片及所述引线。
10.根据权利要求9所述的多芯片堆叠式集成封装模块结构，其特征在于，所述多芯片堆叠式集成封装模块结构还包括第二塑封层，所述第二塑封层填充所述第一滤波器与所述第一腔室的间隙、所述第二滤波器与所述第二腔室的间隙及所述放大器芯片与所述第三腔室的间隙，且所述第二塑封层覆盖所述基板下表面、所述第一下表面、所述第二下表面及所述第三下表面，所述第一上表面、所述第二上表面、所述第三上表面及所述基板上表面齐平。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN108766955A (zh) * | 2018-08-10 | 2018-11-06 | 付伟 | Rf开关芯片电极外设的多腔室封装结构及其制作方法 |
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2018
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