CN208424339U - 一种自动调整信号占空比的ddr接口电路 - Google Patents
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Abstract
本实用新型公开了一种自动调整信号占空比的DDR接口电路,包括时钟信号单元、数据信号单元和数据采样信号单元,所述时钟信号单元包括DCC模块,该DCC模块将所述时钟信号单元发送出去的时钟信号CLKP、CLKN接收回来,检测其正向信号的占空比,产生由占空比控制的电压VDCC,电压VDCC反馈给所述时钟信号单元、数据信号单元和数据采样信号单元各自的前级控制端DCC_S,把偏离的信号占空比调整回来。
Description
技术领域
本实用新型涉及DDR(双倍速率同步动态随机存储器)技术领域,尤其涉及DDR接口电路。
背景技术
随着DDR等接口电路工作速度的越来越高,包括时钟信号(clock),数据信号(DQ),数据采样信号(DQS)的占空比带来的挑战越来越大,传统电路一般采用控制线,当肉眼发现信号占空比不够时,通过控制线手动进行一定的弥补,甚至干脆不做调整。
实用新型内容
本实用新型的目的在于提供自动调整信号占空比的DDR接口电路。
实现上述目的的技术方案是:
一种自动调整信号占空比的DDR接口电路,包括时钟信号单元、数据信号单元和数据采样信号单元,
所述时钟信号单元包括DCC模块,该DCC模块将所述时钟信号单元发送出去的时钟信号CLKP、CLKN接收回来,检测其正向信号的占空比,产生由占空比控制的电压VDCC,电压VDCC反馈给所述时钟信号单元、数据信号单元和数据采样信号单元各自的前级控制端DCC_S。
优选的,所述DCC模块包括比较器,该比较器的同相输入端输入时钟信号CLKP,反相输入端输入时钟信号CLKN,输出端输出电压VDCC。
优选的,所述的前级控制端DCC_S包括:第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管,其中,
第一PMOS管的源极接电源,漏极连接第二PMOS管的源极,栅极接电压VDCC;
第二PMOS管和第一NMOS管各自的栅极相连作为输入端,各自的漏极相连作为输出端;
第二NMOS管的漏极连接第一NMOS管的源极,栅极接电压VDCC,源极接地。
本实用新型的有益效果是:本实用新型通过自动检测时钟信号的占空比来自动调整时钟信号、数据信号以及数据采样信号的占空比,避免了费时费力的手工调整。并且,随温度电压等环境变化为实时动态调整,保证所有信号占空比始终为最优。
附图说明
图1是本实用新型的DDR接口电路的电路结构图;
图2是本实用新型中DCC模块的电路图;
图3是本实用新型中前级控制端DCC_S的电路图。
具体实施方式
下面将结合附图对本实用新型作进一步说明。
如图1所示,DDR接口包括时钟信号(clock)单元、数据信号(DQ)单元、数据采样信号(DQS)单元等,此类信号又分为差分信号,如:时钟信号、数据采集信号。单端信号,如:数据信号。差分信号的正向信号电路与单端信号的电路保持一致,差分信号的反向信号电路由单端信号电路复制而来,前面加一个反向器组成。电路一致,则因为工艺电压温度等导致的占空比偏差在所有信号上表现一致。
利用这一一致性,本实用新型的DDR接口电路中,时钟信号单元包括DCC模块,该DCC模块将时钟信号单元发送出去的时钟信号CLKP、CLKN接收回来,检测其正向信号的占空比,产生由占空比控制的电压VDCC。具体地,参阅图2,DCC模块包括比较器U,该比较器U的同相输入端输入时钟信号CLKP,反相输入端输入时钟信号CLKN,输出端输出电压VDCC。图1中,DQSP为数据采样信号的正向信号,DQSN为数据采样信号的反向信号。
电压VDCC反馈给时钟信号单元、数据信号单元和数据采样信号单元各自的前级控制端DCC_S。具体参阅图3,前级控制端DCC_S包括:第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2。第一PMOS管MP1的源极接电源,漏极连接第二PMOS管MP2的源极,栅极接电压VDCC。第二PMOS管MP2和第一NMOS管MN1各自的栅极相连作为输入端Vin,各自的漏极相连作为输出端Vout。第二NMOS管MN2的漏极连接第一NMOS管MN1的源极,栅极接电压VDCC,源极接地。
占空比低时,电压VDCC降低,则前级控制端DCC_S中,第一PMOS管MP1和第二PMOS管MP2能力增强,第一NMOS管MN1和第二NMOS管MN2能力减弱,占空比随之变高。反之,电压VDCC升高,占空比随之变低,从而实时把偏离的信号占空比调整回来。
以上实施例仅供说明本实用新型之用,而非对本实用新型的限制,有关技术领域的技术人员,在不脱离本实用新型的精神和范围的情况下,还可以作出各种变换或变型,因此所有等同的技术方案也应该属于本实用新型的范畴,应由各权利要求所限定。
Claims (3)
1.一种自动调整信号占空比的DDR接口电路,包括时钟信号单元、数据信号单元和数据采样信号单元,其特征在于,
所述时钟信号单元包括DCC模块,该DCC模块将所述时钟信号单元发送出去的时钟信号CLKP、CLKN接收回来,检测其正向信号的占空比,产生由占空比控制的电压VDCC,电压VDCC反馈给所述时钟信号单元、数据信号单元和数据采样信号单元各自的前级控制端DCC_S。
2.根据权利要求1所述的自动调整信号占空比的DDR接口电路,其特征在于,所述DCC模块包括比较器,该比较器的同相输入端输入时钟信号CLKP,反相输入端输入时钟信号CLKN,输出端输出电压VDCC。
3.根据权利要求1所述的自动调整信号占空比的DDR接口电路,其特征在于,所述的前级控制端DCC_S包括:第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管,其中,
第一PMOS管的源极接电源,漏极连接第二PMOS管的源极,栅极接电压VDCC;
第二PMOS管和第一NMOS管各自的栅极相连作为输入端,各自的漏极相连作为输出端;
第二NMOS管的漏极连接第一NMOS管的源极,栅极接电压VDCC,源极接地。
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CN201821234369.9U CN208424339U (zh) | 2018-08-01 | 2018-08-01 | 一种自动调整信号占空比的ddr接口电路 |
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CN201821234369.9U Active CN208424339U (zh) | 2018-08-01 | 2018-08-01 | 一种自动调整信号占空比的ddr接口电路 |
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CN (1) | CN208424339U (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN108599756A (zh) * | 2018-08-01 | 2018-09-28 | 灿芯半导体(上海)有限公司 | 一种自动调整信号占空比的ddr接口电路 |
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2018
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