CN108011619B - 一种脉冲码型发生器 - Google Patents
一种脉冲码型发生器 Download PDFInfo
- Publication number
- CN108011619B CN108011619B CN201711299365.9A CN201711299365A CN108011619B CN 108011619 B CN108011619 B CN 108011619B CN 201711299365 A CN201711299365 A CN 201711299365A CN 108011619 B CN108011619 B CN 108011619B
- Authority
- CN
- China
- Prior art keywords
- circuit
- output
- pulse
- signal
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000003321 amplification Effects 0.000 claims abstract description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 7
- 230000002093 peripheral effect Effects 0.000 claims abstract description 7
- 238000003079 width control Methods 0.000 claims description 29
- 239000003990 capacitor Substances 0.000 claims description 21
- 230000001105 regulatory effect Effects 0.000 claims description 17
- 230000001276 controlling effect Effects 0.000 claims description 11
- 238000012545 processing Methods 0.000 claims description 10
- 230000015654 memory Effects 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000010355 oscillation Effects 0.000 claims description 8
- 238000003786 synthesis reaction Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 claims description 3
- 239000007787 solid Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 33
- 238000001514 detection method Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 102100027674 CTD small phosphatase-like protein Human genes 0.000 description 1
- 102100027667 Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 2 Human genes 0.000 description 1
- 101000725950 Homo sapiens CTD small phosphatase-like protein Proteins 0.000 description 1
- 101000725947 Homo sapiens Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 2 Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000004146 energy storage Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本发明公开了一种脉冲码型发生器，其包括开关电源、定时电路、控制电路、延迟电路和输出电路；其中，开关电源用于为其它各个电路提供电源；控制电路用于控制其它各个电路模块工作，以及通过外设完成参数设定；定时电路用于产生脉冲信号和定时控制，延迟电路用于对定时电路产生的脉冲信号延迟宽度进行微调；输出电路用于对脉冲信号进行边沿调节、增益控制以及输出放大因此，本发明的脉冲码型发生器的精度高、成本低。
Description
技术领域
本发明涉及电子电路技术领域，特别涉及一种脉冲码型发生器。
背景技术
现有技术中，脉冲码型发生器不仅能产生简单脉冲、突发和连续脉冲流，其码型能力还能产生数据信号，而这一多功能性是数字器件测试应用的关键，因此，脉冲码型发生器广泛地应用于雷达、卫星导航、电子对抗、电子通信和航空航天等测试领域。而脉冲码型发生器的结构通常包括时钟产生部分，内存和逻辑部分，信号形状控制部分。而为了适应更高的测试要求，就要提高脉冲码型发生器的性能，则必须对脉冲码型发生器中各个结构部分进行优化。
发明内容
本发明的目的在于：提供一种脉冲码型发生器，能够提高脉冲码型发生器的性能。
为了实现上述发明目的，本发明提供了以下技术方案：
一种脉冲码型发生器，其包括开关电源、定时电路、控制电路、延迟电路和输出电路；其中，
所述开关电源用于为其它各个电路提供电源；所述控制电路用于控制其它各个电路模块工作，以及通过外设完成参数设定；所述定时电路用于产生脉冲信号和定时控制，所述延迟电路用于对所述定时电路产生的脉冲信号延迟宽度进行微调；所述输出电路用于对脉冲信号进行边沿调节、增益控制以及输出放大。
根据一种具体的实施方式，本发明的脉冲码型发生器中，所述开关电源包括电源开启控制电路、辅助电源、功率转换器、脉宽控制电路、整流储能电路和输出滤波电路；其中，
所述电源开启控制电路分别与所述脉宽控制电路和所述辅助电源连接，所述脉宽控制电路和所述辅助电源均与所述功率转换器连接，所述功率变换器与电源输入连接，所述功率转换器通过整流储能电路与所述输出滤波电路连接，
所述电源开启控制电路控制所述脉宽控制电路的开启/关闭，所述脉宽控制电路工作时输出开关信号至所述功率转换器，用于将电源输入的功率转换成相应的功率；所述脉宽控制电路开启时，所述辅助电源的输入由所述功率转换器提供，所述脉宽控制电路关闭时，所述辅助电源的电源输入提供。
进一步地，所述开关电源还包括误差比较放大电路和隔离电路；其中，所述误差比较放大电路与所述输出滤波电路，用于监测输出滤波电路的输出功率是否满足设定功率；所述误差比较放大电路通过所述隔离电路与所述脉宽控制电路连接。
根据一种具体的实施方式，本发明的脉冲码型发生器中，所述控制电路包括微处理器、动态随机存储器、固态存储器、地址缓冲器、数据缓冲器、显示缓冲电路、总线控制器、网络芯片和RS232电平转换器；其中，微处理器与动态随机存储器连接，微处理器通过地址缓冲器和数据缓冲器与固态存储器连接，微处理器通过网络芯片与LAN接口连接，微处理器通过RS232电平变换器与RS232串口连接；微处理器通过显示缓冲电路与显示器接口连接，微处理器通过总线控制器分别与键盘接口、SPI接口和GPIB接口连接。
根据一种具体的实施方式，本发明的脉冲码型发生器中，所述定时电路包括输入限幅电路、脉宽控制电路、锁相频率合成电路、FPGA和输出处理电路；其中，
所述输入限幅电路通过调整输入阻抗而对外部输入信号进行限幅，所述脉宽控制电路通过控制比较电压而调节外部输入信号的脉冲宽度；所述锁相频率合成电路根据外部输入信号的触发而产生时钟信号，所述FPGA对时钟信号进行计数，并产生相应的输出信号，并通过所述输出处理电路进行电平转换后输出。
进一步地，所述锁相环电路包括鉴相器、延迟芯片、运算放大器和可变电容，并且，所述延迟芯片通过外部输入信号的触发产生振荡信号，所述振荡信号输入至所述鉴相器，所述鉴相器的鉴相输出通过所述运算放大器后得到一个直流电压，通过所述直流电压控制可变电容而形成锁相回路；
所述可变频率振荡器包括与非门和延迟芯片，外部输入信号通过所述与非门后触发所述延迟芯片而产生振荡信号；
所述锁相环电路/所述可变频率振荡器产生的振荡信号作为所述时钟信号输出给所述FPGA。
根据一种具体的实施方式，本发明的脉冲码型发生器中，所述延迟电路包括第一延迟芯片、第二延迟芯片、第三延迟芯片、第一触发器、第二触发器和第三触发器；其中，
所述第一延时芯片对外部输入的第一差分信号进行延时处理，并将处理后的第一差分信号送入所述第一触发器进行窄化处理；所述第二延迟芯片和所述第三延迟芯片依次对外部输入的第二差分信号进行延时处理，并将处理后的第二信号送入所述第二触发器进行窄化处理；所述第一触发器和所述第二触发器将其分别处理的第一差分信号和第二差分信号送入所述第三触发器进行置位或复位处理，而输出单脉冲或双脉冲。
根据一种具体的实施方式，本发明的脉冲码型发生器中，所述输出电路包括脉冲边沿调节电路、脉冲幅度控制电路、衰减器和线性放大器；其中，
所述脉冲边沿调节电路对输入的脉宽差分信号进行边沿调节，设定脉冲上升沿和下降沿的时间，所述脉冲幅度控制电路与所述脉冲边沿调节电路连接，控制所述脉冲边沿调节电路输出的脉冲信号的幅度；所述脉冲边沿调节电路通过所述衰减器与所述线性放大器连接，所述线性放大器对所述脉冲边沿调节电路输出的脉冲信号进行线性放大，以达到设定的输出幅度。
根据一种具体的实施方式，本发明的脉冲码型发生器中，所述输出电路还包括电平窗控制电路和可变增益控制电路；其中，所述衰减器与可变增益控制电路连接，所述电平窗控制电路和所述可变增益控制电路分别与所述线性放大器连接。
与现有技术相比，本发明的有益效果：
本发明的脉冲码型发生器包括开关电源、定时电路、控制电路、延迟电路和输出电路；其中，开关电源用于为其它各个电路提供电源；控制电路用于控制其它各个电路模块工作，以及通过外设完成参数设定；定时电路用于产生脉冲信号和定时控制，延迟电路用于对定时电路产生的脉冲信号延迟宽度进行微调；输出电路用于对脉冲信号进行边沿调节、增益控制以及输出放大因此，本发明的脉冲码型发生器的精度高、成本低。
附图说明：
图1为本发明的结构示意图；
图2为本发明开关电源的结构示意图；
图3为本发明定时电路的结构示意图；
图4为本发明控制电路的结构示意图；
图5为本发明延迟电路的结构示意图；
图6为本发明输出电路的结构示意图；
图7为本发明输出电路的一种实施例的结构示意图；
图8为本发明输出电路中的脉冲边沿调节电路的结构示意图；
图9为本发明中脉冲边沿调节电路包括的电平设定电路、电平放大电路、肖特基二极管桥、第一受控电流源和第二受控电流源的电路图；
图10为本发明中脉冲边沿调节电路的积分电容器的电路图；
图11为本发明中脉冲边沿调节电路的可变电平放大电路电路图；
图12为本发明中脉冲边沿调节电路的脉宽差分信号生成电路的电路图；
图13为本发明中脉冲幅度控制电路的结构示意图；
图14为本发明中线性放大器的结构示意图；
图15为本发明中可变增益控制电路的结构示意图；
图16为本发明电平窗控制电路的结构示意图；
图17为本发明中可变增益控制电路包括的第一差分对电路、第二差分对电路、第一开关集成电路和第二开关集成电路的电路图；
图18和图19分别为本发明中可变增益控制电路的第一恒流源和第二恒流源的电路图；
图20为本发明中电平窗控制电路包括的输出电压设定电路、第一恒压输出电路和第二恒压输出电路的电路图；
图21为本发明中电平窗控制电路的输出限制电路的电路图。
具体实施方式
下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。
如图1所示的本发明的结构示意图；其中，本发明的脉冲码型发生器包括开关电源、定时电路、控制电路、延迟电路和输出电路。
其中，开关电源用于为其它各个电路提供电源；控制电路用于控制其它各个电路模块工作，以及通过外设完成参数设定；定时电路用于产生脉冲信号和定时控制，延迟电路用于对定时电路产生的脉冲信号延迟宽度进行微调；输出电路用于对脉冲信号进行边沿调节、增益控制以及输出放大。
如图2所示的本发明开关电源的结构示意图；其中，本发明脉冲码型发生器的开关电源包括电源开启控制电路、辅助电源、功率转换器、脉宽控制电路、整流储能电路和输出滤波电路。
其中，电源开启控制电路分别与脉宽控制电路和辅助电源连接，脉宽控制电路和辅助电源均与功率转换器连接，功率变换器与电源输入连接，功率转换器通过整流储能电路与输出滤波电路连接，
电源开启控制电路控制脉宽控制电路的开启/关闭，脉宽控制电路工作时输出开关信号至功率转换器，用于将电源输入的功率转换成相应的功率；脉宽控制电路开启时，辅助电源的输入由功率转换器提供，脉宽控制电路关闭时，辅助电源的电源输入提供。
具体的，本发明用于脉冲码型发生器的开关电源还包括误差比较放大电路和隔离电路；其中，误差比较放大电路与输出滤波电路，用于监测输出滤波电路的输出功率是否满足设定功率；误差比较放大电路通过隔离电路与脉宽控制电路连接。在实施时，本发明用于脉冲码型发生器的开关电源还包括线性稳压电路，并且线性稳压电路设置在整流储能电路与输出滤波电路之间。
结合图3所示的本发明定时电路的结构示意图；其中，本发明的用于脉冲码型发生器的定时电路包括输入限幅电路、脉宽控制电路、锁相频率合成电路、FPGA和输出处理电路。
其中，输入限幅电路通过调整输入阻抗而对外部输入信号进行限幅，脉宽控制电路通过控制比较电压而调节外部输入信号的脉冲宽度；锁相频率合成电路根据外部输入信号的触发而产生时钟信号，FPGA对时钟信号进行计数，并产生相应的输出信号，并通过输出处理电路进行电平转换后输出。
具体的，锁相频率合成电路包括锁相环电路和可变频率振荡器。其中，锁相环电路包括鉴相器、延迟芯片、运算放大器和可变电容，并且，锁相环电路的延迟芯片通过外部输入信号的触发产生振荡信号，振荡信号输入至鉴相器，鉴相器的鉴相输出通过运算放大器后得到一个直流电压，通过直流电压控制可变电容而形成锁相回路。
可变频率振荡器包括与非门和延迟芯片，外部输入信号通过与非门后触发可变频率振荡器的延时芯片而产生振荡信号。而且，锁相环电路/可变频率振荡器产生的振荡信号作为时钟信号输出给FPGA。
在实施时，本发明用于脉冲码型发生器的定时电路中，输入限幅电路通过继电器的状态来切换不同的输入电阻。输出处理电路为差分放大电路。
结合图4所示的本发明控制电路的结构示意图；本发明的控制电路是以ARMAM3358微处理器为核心构成的控制电路，其包括微处理器、动态随机存储器、固态存储器、地址缓冲器、数据缓冲器、显示缓冲电路、总线控制器、网络芯片和RS232电平转换器；其中，微处理器与动态随机存储器连接，微处理器通过地址缓冲器和数据缓冲器与固态存储器连接，微处理器通过网络芯片与LAN接口连接，微处理器通过RS232电平变换器与RS232串口连接；微处理器通过显示缓冲电路与显示器连接器连接，微处理器通过总线控制器分别与键盘连接器、SPI连接器和GPIB连接器连接。
动态随机动态存储器(SDRAM)U6、U7(H5TQ2G83CFR-H9C)用于存储程序运行时的代码和数据。其上的数据线和地址线与微处理器直接相连。
固态存储器(NANDflash)上建有系统文件，为控制板上的程序储存器，通过数据缓冲器、地址缓冲器与ARM AM3358直接相连。
ARM AM3358的数据、地址等总线信号经供控制板上的外围器件使用。外围器件主要包括网络芯片，总线控制器D6(XC9572XL-5TQ100C)。以太网信号经过缓冲器后送至LAN接口XS1(48F-01GY2DPL2NL)。总线控制器D6(QR5.297.006)将ARM AM3358输出的控制信号进行处理后，分别输出到键盘连接器、SPI连接器、GPIB连接器上，进行片选、读、写、信号方向、输出是否使能的控制。GPIB信号经连接器XS2送至接口板。键盘信号、串口信号经连接器XS4送至按键板。ARM AM3358内带TFT显示控制器，该芯片直接输出显示像素信号(LCD_DATA[0:15])和显示同步等控制信号。显示信号经D3(SN74LVC16245A)后，由连接器XS4送至按键板。URAT0接口经RS232电平变换器(MAX3232)，由TTL电平转换为RS232电平信号，与PC通信。ARMMX3358直接提供整机的主USB接口信号、从USB接口信号、TF卡接口信号以及串口信号送至对应接口上。
图5为本发明延迟电路的结构示意图；本发明的延迟电路包括第一延迟芯片、第二延迟芯片、第三延迟芯片、第一触发器、第二触发器和第三触发器；其中，第一延时芯片对外部输入的第一差分信号进行延时处理，并将处理后的第一差分信号送入第一触发器进行窄化处理；第二延迟芯片和第三延迟芯片依次对外部输入的第二差分信号进行延时处理，并将处理后的第二信号送入第二触发器进行窄化处理；第一触发器和第二触发器将其分别处理的第一差分信号和第二差分信号送入第三触发器进行置位或复位处理，而输出单脉冲或双脉冲。因此，本发明的延迟电路应用于脉冲码型发生器时，能够提高脉冲码型发生器的性能。
图6为本发明输出电路的结构示意图；其中，本发明的输出电路，其包括脉冲边沿调节电路、脉冲幅度控制电路、衰减器和线性放大器。
其中，脉冲边沿调节电路对输入的脉宽差分信号进行边沿调节，设定脉冲上升沿和下降沿的时间，脉冲幅度控制电路与脉冲边沿调节电路连接，控制脉冲边沿调节电路输出的脉冲信号的幅度；脉冲边沿调节电路通过衰减器与线性放大器连接，线性放大器对脉冲边沿调节电路输出的脉冲信号进行线性放大，以达到设定的输出幅度。
结合图7所示的本发明输出电路的一种实施例的结构示意图；其中，本发明的输出电路还包括电平窗控制电路、可变增益控制电路和功率检测电路；其中，衰减器与可变增益控制电路连接，电平窗控制电路、可变增益控制电路和功率检测电路分别与线性放大器连接。
结合图8所示的本发明输出电路中的脉冲边沿调节电路的电路图；其中，本发明的脉冲边沿调节电路包括电平设定电路、电平放大电路、肖特基二极管桥、第一受控电流源、第二受控电流源、积分电容器和可变电平放大电路。
其中，电平设定电路根据输入的脉宽差分信号而输出初始电平给电平放大电路，电平放大电路对初始电平放大，得到钳位电平；第一受控电流源、第二受控电流源、电平放大器和积分电路分别与肖特基二极管桥四个端头连接，并且，电平放大器通过输出钳位电平，控制第一受控电流源和第二受控电流源进入积分电容器的电流，可变电平放大电路与积分电容器连接，并对积分电容器的电压放大后输出。
具体的，可变电平放大电路与一个场效应管连接，场效应管用作为可变电阻，来控制可变电平放大电路对积分电容的电压的放大增益。
本发明的脉冲边沿调节电路中，第一受控电流源是由前沿控制信号控制，第二受控电流源由后沿控制信号控制。
结合图9～图11所示的电路图；本发明的脉冲边沿调节电路是一个提供前置放大并设定方波或脉冲波形的上升和下降时间。首先，将图12所示电路产生的脉宽差分信号PSR1和PSR2输入至差分线路接收器后，差分线路接收器将得到的初始电平送入放大器N3中进行放大，得到钳位电平，而且，钳位电平用R31，R36，R34和R35设定。放大器N3输出钳位电平驱动肖特基二极管V9和肖特基二极管V10来控制三极管V6和三极管V8进入积分电容器的(C121～C124、C126～C128和C114)中的一路。充电电流由N1，V5，V6和周围的元件依照V_LEDGE(0到+2.5V)的值设置,同样,放电电流由N2，V7，V8和周围的元件依照V_TEDGE(0到-2.5V)的数值设置。
边缘速率由通过控制晶体管阵集成电路N104设定，晶体管阵集成电路为N104。如果晶体管阵集成电路N104的晶体管是断，其周围的积分电容器(C121～C124、C126～C128和C114)处于飘浮状态并有效地超脱电路。然而，如果晶体管阵集成电路N104的一个晶体管是通，它的电容器的一端被接地，而且电容器被接入电路。
积分电容的充电关系式如下：
电平放大器N3的输出幅度U和被积分电容器工作的电容是固定的，因此脉冲边缘的跃变时间Δt取决于ic。
肖特基二极管(V9和V10)转变两个电流源(N1和N2)之一进入电容的电荷。电流源控制来自电平转移器N3的+0.64V到-0.64V输入。两个电流源是相似的。他们被前沿控制信号V_LEDGE和后沿控制信号V_TEDGE控制。
前沿控制信号V_LEDGE输入从+10mV变化到+1.95V，放大器N1B和V5改变流经R30的电流，这个电流变化再经由N1A和V6所组成镜像电路，控制肖特基二极管桥电流流入积分电容器。因此Δt是可以由前沿控制信号V_LEDGE来定量。后沿的变化亦然。而且，积分电容器有六路C121～C124、C126～C128和C114，其中C121这一路总是在电路中，而另外五路的切换来自外部器件的控制信号。
结合图13所示的脉冲幅度控制电路的结构示意图；其中，本发明的脉冲幅度控制电路包括脉冲输入电路、脉冲幅度调节电路、乘法器和差分运放电路；其中，脉冲输入电路与乘法器连接，并将脉冲信号输出给乘法器；脉冲幅度调节电路与乘法器连接，并且脉冲幅度调节电路根据其接收的控制信号，输出相应的直流偏置电压给乘法器，调节输入至乘法器的脉冲信号的幅度，乘法器通过差分运放电路输出经幅度控制后的脉冲信号。
具体的，差分运放电路与衰减器连接，并将经幅度控制后的脉冲信号输出给衰减器。
结合图14所示的本发明的线性放大器的结构示意图；其中，本发明的线性放大器包括第一跟随器、第二跟随器、第一截断二极管、第二截断二极管、放大电路、第一推动电路和第二推动电路。
其中，第一跟随器分别第一截断二极管与第一推动电路连接，第二跟随器分别第二截断二极管与第二推动电路连接，第一推动电路和第二推动电路分别与放大电路连接；同一脉冲信号同时输入至第一跟随器和第二跟随器，输入至第一跟随器的脉冲信号经第一截断二极管截断，将脉冲信号的正/负脉冲输入至第一推动电路，输入至第二跟随器的脉冲信号经第二截断二极管截断，将脉冲信号的负/正脉冲输入至第二推动电路，第一推动电路和第二推动电路的输出脉冲通过放大电路放大后合并输出。
具体的，第一推动电路和第二推动电路为由四个三极管构成的共发射极推动电路。放大电路为四个三极管构成的共基极并联放大电路。第一推动电路和第二推动电路的控制信号为脉冲信号的可变增益控制信号。在实施时，第一推动电路和第二推动电路还分别连接功率检测电路。
结合图15所示的本发明中可变增益控制电路的结构示意图；其中，本发明的可变增益控制电路包括第一差分对电路、第二差分对电路、第一开关集成电路、第二开关集成电路、第一恒流源和第二恒流源。
其中，第一差分对电路和第二差分对电路分别具有一个电流负反馈电路，第一开关集成电路和第二开关集成电路分别连接多对电阻；并且，第一恒流源与第一差分对电路的电流负反馈电路连接，第二恒流源与第二差分对电路的电流负反馈电路连接，第一开关集成电路和第二开关集成电路分别并联在第一差分对电路和第二差分对电路的电流负反馈电路上；一组差分脉冲信号输入第一差分对电路与第二差分对电路的输入端，通过切换第一开关集成电路和第二开关集成电路的开关状态，控制第一差分对电路和第二差分对电路对差分脉冲信号的增益。
具体的，结合图17所示的电路图，第一开关集成电路和第二开关集成电路上连接的电阻的对数相同，并且同一对电阻中的电阻阻值相同。第一开关集成电路和第二开关集成电路通过切换开关状态，使并联至第一差分对电路和第二差分对电路的电流负反馈电路的电阻阻值在一定范围内变化。
在实施时，本发明的可变增益控制电路中，第一差分对电路和第二差分对电路分别由两个三极管构成，并且电流负反馈电路连接在第一差分对电路和第二差分对电路的两个三极管的发射极之间。同时，图18和图19为本发明的可变增益控制电路中的第一恒流源和第二恒流源的电路图。
结合图16所示的本发明电平窗控制电路的结构示意图；其中，本发明的电平窗控制电路包括输出电压设定电路、第一恒压输出电路、第二恒压输出电路、电感器和输出限制电路；其中，输出电压设定电路分别与第一恒压输出电路和第二恒压输出电路连接，并输出正向电压给第一恒压输出电路以及输出负向电压给第二恒压输出电路；第一恒压输出电路和第二恒压输出电路通过电感器与输出限制电路连接，并通过输出限制电路限制第一恒压输出电路和第二恒压输出电路的输出电压。
具体的，输出限制电路包括至少两条输出限制支路和相应数量的继电器，并通过继电器切换不同的输出限制支路与第一恒压输出电路和第二恒压输出电路连接。
结合图20和图21所示的电路图，第一恒压输出电路和第二恒压输出电路均由两个并联的恒压源构成。，输出电压设定电路与数模转换器连接，并根据数模转换器输出的模拟信号，调节第一恒压输出电路和第二恒压输出电路的输出电压。输出限制电路中的输出限制支路之间相互并联，其中一条输出限制支路为电压跟随电路，其余的输出限制支路通过相应的继电器切换成不同的负载状态。
Claims (6)
1.一种脉冲码型发生器，其特征在于，包括开关电源、定时电路、控制电路、延迟电路和输出电路；其中，
所述开关电源用于为其它各个电路提供电源；所述控制电路用于控制其它各个电路模块工作，以及通过外设完成参数设定；所述定时电路用于产生脉冲信号和定时控制，所述延迟电路用于对所述定时电路产生的脉冲信号延迟宽度进行微调；所述输出电路用于对脉冲信号进行边沿调节、增益控制以及输出放大；
所述开关电源包括电源开启控制电路、辅助电源、功率转换器、脉宽控制电路、整流储能电路和输出滤波电路；其中，
所述电源开启控制电路分别与所述脉宽控制电路和所述辅助电源连接，所述脉宽控制电路和所述辅助电源均与所述功率转换器连接，所述功率变换器与电源输入连接，所述功率转换器通过整流储能电路与所述输出滤波电路连接，
所述电源开启控制电路控制所述脉宽控制电路的开启/关闭，所述脉宽控制电路工作时输出开关信号至所述功率转换器，用于将电源输入的功率转换成相应的功率；所述脉宽控制电路开启时，所述辅助电源的输入由所述功率转换器提供，所述脉宽控制电路关闭时，所述辅助电源的电源输入提供；
所述定时电路包括输入限幅电路、脉宽控制电路、锁相频率合成电路、FPGA和输出处理电路；其中，
所述输入限幅电路通过调整输入阻抗而对外部输入信号进行限幅，所述脉宽控制电路通过控制比较电压而调节外部输入信号的脉冲宽度；所述锁相频率合成电路根据外部输入信号的触发而产生时钟信号，所述FPGA对时钟信号进行计数，并产生相应的输出信号，并通过所述输出处理电路进行电平转换后输出；
所述延迟电路包括第一延迟芯片、第二延迟芯片、第三延迟芯片、第一触发器、第二触发器和第三触发器；其中，
所述第一延迟芯片对外部输入的第一差分信号进行延时处理，并将处理后的第一差分信号送入所述第一触发器进行窄化处理；所述第二延迟芯片和所述第三延迟芯片依次对外部输入的第二差分信号进行延时处理，并将处理后的第二信号送入所述第二触发器进行窄化处理；所述第一触发器和所述第二触发器将其分别处理的第一差分信号和第二差分信号送入所述第三触发器进行置位或复位处理，而输出单脉冲或双脉冲；
所述输出电路包括脉冲边沿调节电路、脉冲幅度控制电路、衰减器和线性放大器；其中，
所述脉冲边沿调节电路对输入的脉宽差分信号进行边沿调节，设定脉冲上升沿和下降沿的时间，所述脉冲幅度控制电路与所述脉冲边沿调节电路连接，控制所述脉冲边沿调节电路输出的脉冲信号的幅度；所述脉冲边沿调节电路通过所述衰减器与所述线性放大器连接，所述线性放大器对所述脉冲边沿调节电路输出的脉冲信号进行线性放大，以达到设定的输出幅度。
2.如权利要求1所述的脉冲码型发生器，其特征在于，所述控制电路包括微处理器、动态随机存储器、固态存储器、地址缓冲器、数据缓冲器、显示缓冲电路、总线控制器、网络芯片和RS232电平转换器；其中，微处理器与动态随机存储器连接，微处理器通过地址缓冲器和数据缓冲器与固态存储器连接，微处理器通过网络芯片与LAN接口连接，微处理器通过RS232电平变换器与RS232串口连接；微处理器通过显示缓冲电路与显示器接口连接，微处理器通过总线控制器分别与键盘接口、SPI接口和GPIB接口连接。
3.如权利要求1所述的脉冲码型发生器，其特征在于，所述锁相频率合成电路包括锁相环电路和可变频率振荡器；其中，
所述锁相环电路包括鉴相器、延迟芯片、运算放大器和可变电容，并且，所述延迟芯片通过外部输入信号的触发产生振荡信号，所述振荡信号输入至所述鉴相器，所述鉴相器的鉴相输出通过所述运算放大器后得到一个直流电压，通过所述直流电压控制可变电容而形成锁相回路；
所述可变频率振荡器包括与非门和延迟芯片，外部输入信号通过所述与非门后触发所述延迟芯片而产生振荡信号；
所述锁相环电路/所述可变频率振荡器产生的振荡信号作为所述时钟信号输出给所述FPGA。
4.如权利要求1所述的用于脉冲码型发生器的输出电路，其特征在于，所述输出电路还包括电平窗控制电路和可变增益控制电路；其中，所述衰减器与可变增益控制电路连接，所述电平窗控制电路和所述可变增益控制电路分别与所述线性放大器连接。
5.如权利要求4所述的用于脉冲码型发生器的输出电路，其特征在于，所述电平窗控制电路包括输出电压设定电路、第一恒压输出电路、第二恒压输出电路、电感器和输出限制电路；其中，
所述输出电压设定电路分别与所述第一恒压输出电路和所述第二恒压输出电路连接，并输出正向电压给所述第一恒压输出电路以及输出负向电压给所述第二恒压输出电路；所述第一恒压输出电路和所述第二恒压输出电路通过所述电感器与所述输出限制电路连接，并通过所述输出限制电路限制所述第一恒压输出电路和所述第二恒压输出电路的输出电压；
所述输出限制电路包括至少两条输出限制支路和相应数量的继电器，并通过继电器切换不同的输出限制支路与所述第一恒压输出电路和所述第二恒压输出电路连接。
6.如权利要求4所述的用于脉冲码型发生器的输出电路，其特征在于，所述可变增益控制电路包括第一差分对电路、第二差分对电路、第一开关集成电路、第二开关集成电路、第一恒流源和第二恒流源；其中，所述第一差分对电路和所述第二差分对电路分别具有一个电流负反馈电路，所述第一开关集成电路和所述第二开关集成电路分别连接多对电阻；并且，所述第一恒流源与所述第一差分对电路的电流负反馈电路连接，所述第二恒流源与所述第二差分对电路的电流负反馈电路连接，所述第一开关集成电路和所述第二开关集成电路分别并联在所述第一差分对电路和所述第二差分对电路的电流负反馈电路上；一组差分脉冲信号输入所述第一差分对电路与所述第二差分对电路的输入端，通过切换所述第一开关集成电路和所述第二开关集成电路的开关状态，控制所述第一差分对电路和所述第二差分对电路对所述差分脉冲信号的增益。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711299365.9A CN108011619B (zh) | 2017-12-08 | 2017-12-08 | 一种脉冲码型发生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711299365.9A CN108011619B (zh) | 2017-12-08 | 2017-12-08 | 一种脉冲码型发生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108011619A CN108011619A (zh) | 2018-05-08 |
| CN108011619B true CN108011619B (zh) | 2024-01-30 |
Family
ID=62057705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711299365.9A Active CN108011619B (zh) | 2017-12-08 | 2017-12-08 | 一种脉冲码型发生器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108011619B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109672428B (zh) * | 2018-12-19 | 2023-07-07 | 上海琪埔维半导体有限公司 | 一种张弛振荡器 |
| CN111240244B (zh) * | 2020-01-16 | 2021-03-30 | 中科亿海微电子科技（苏州）有限公司 | 一种适用于fpga的可编程脉冲产生装置、电路及方法 |
| CN113640656B (zh) * | 2021-07-30 | 2024-04-09 | 深圳速跃芯仪科技有限公司 | 基于延时的数字测试码型生成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101442300A (zh) * | 2008-12-26 | 2009-05-27 | 桂林电子科技大学 | 一种数字式脉宽可调超宽带脉冲产生装置 |
| CN201570884U (zh) * | 2009-07-17 | 2010-09-01 | 杨龙兴 | 一种脉冲充电器 |
| CN102832909A (zh) * | 2012-09-10 | 2012-12-19 | 浙江晨泰科技股份有限公司 | 一种便携式脉冲信号发生器 |
| CN103036539A (zh) * | 2011-09-30 | 2013-04-10 | 上海华魏光纤传感技术有限公司 | 一种可产生多个超窄脉冲的信号发生器及其实现方法 |
| CN207475517U (zh) * | 2017-12-08 | 2018-06-08 | 成都前锋电子仪器有限责任公司 | 一种脉冲码型发生器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2441572B (en) * | 2006-09-05 | 2009-01-28 | Stream Technology Ltd M | Switching amplifier |
-
2017
- 2017-12-08 CN CN201711299365.9A patent/CN108011619B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101442300A (zh) * | 2008-12-26 | 2009-05-27 | 桂林电子科技大学 | 一种数字式脉宽可调超宽带脉冲产生装置 |
| CN201570884U (zh) * | 2009-07-17 | 2010-09-01 | 杨龙兴 | 一种脉冲充电器 |
| CN103036539A (zh) * | 2011-09-30 | 2013-04-10 | 上海华魏光纤传感技术有限公司 | 一种可产生多个超窄脉冲的信号发生器及其实现方法 |
| CN102832909A (zh) * | 2012-09-10 | 2012-12-19 | 浙江晨泰科技股份有限公司 | 一种便携式脉冲信号发生器 |
| CN207475517U (zh) * | 2017-12-08 | 2018-06-08 | 成都前锋电子仪器有限责任公司 | 一种脉冲码型发生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108011619A (zh) | 2018-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108011619B (zh) | 一种脉冲码型发生器 | |
| US8436670B2 (en) | Power supply induced signal jitter compensation | |
| CN105718404B (zh) | 一种基于fpga的方波发生器及方法 | |
| CN207475517U (zh) | 一种脉冲码型发生器 | |
| CN108415502B (zh) | 一种无有限周期震荡的数字线性稳压电源及稳压方法 | |
| CN102761319A (zh) | 一种具有占空比稳定和相位校准的时钟电路 | |
| US12113536B2 (en) | High speed sampling circuit | |
| US10177901B2 (en) | Serializer, and semiconductor apparatus and system including the same | |
| US10103717B2 (en) | Low power buffer with dynamic gain control | |
| CN104038225A (zh) | 具有自适应误差校准功能的电荷耦合流水线模数转换器 | |
| US20080157841A1 (en) | Self-correcting buffer | |
| CN116072165B (zh) | 一种信号采样电路和存储器 | |
| CN115412064A (zh) | 延时调制电路、方法、芯片及服务器 | |
| CN102427359B (zh) | 插值电路及插值系统 | |
| CN107835000B (zh) | 一种用于脉冲码型发生器的输出电路 | |
| CN1691504B (zh) | 冲激产生电路 | |
| US20190319629A1 (en) | Receiving circuit, semiconductor apparatus including the receiving circuit and semiconductor system using the receiving circuit | |
| CN100517503C (zh) | 用于接收输入信号的装置及方法 | |
| CN208424339U (zh) | 一种自动调整信号占空比的ddr接口电路 | |
| US10305500B1 (en) | Amplification circuit, and frequency dividing circuit, semiconductor apparatus and semiconductor system including the amplification circuit and or frequency dividing circuit | |
| US20240331756A1 (en) | Input Data Pre-Alignment Circuit Capable of Performing a First-in First-out Signal Alignment Mechanism | |
| CN220627412U (zh) | 用于半导体存储器的输入数据预对齐电路 | |
| US8755236B2 (en) | Latch system applied to a plurality of banks of a memory circuit | |
| CN219164538U (zh) | 自控等化电路 | |
| CN101820268B (zh) | 有源rc滤波器直流校正电路和校正方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |