CN208369545U - 通用型滤波器 - Google Patents

Abstract

本实用新型公开了一种通用型滤波器，包括：数据延迟寄存单元，其包括：两个输入端；四个输出端；时分复用逻辑运算累积单元，其包括：五个数据输入端、五个滤波参数输入端；时分复用逻辑运算累积单元用于在时钟信号的预定节拍的后四个节拍输出的第二差值，第二差值通过第一、第二及第三乘积的和值减去第四及第五乘积得到，其中，第一乘积为数字输入信号与第一滤波参数的乘积；第二/三乘积为第一/二延迟数字输入信号与第二/三滤波参数的乘积；第四/五乘积为第一/二延迟数字输出信号与第四/五滤波参数的乘积；饱和运算单元，用于根据第二差值得到数字输出信号。实施本实用新型能实现有效节约芯片资源，有效处理数据输入信号。

Description

通用型滤波器

技术领域

本实用新型涉及滤波器技术领域，特别涉及一种通用型滤波器。

背景技术

滤波器作为一个基本模块，广泛用于放大器、模数转换器、数模转换器、射频、传感器等芯片中。通用型滤波器的设计，可以根据配置灵活地得到高通、低通、带通、带陷滤波器，滤波器的设计能够有效地处理数字信号的滤波，得到了广泛应用。通用滤波器的传输函数可以表示为：

通过配置b0、b1、b2、a1、a2可以对输入的频率随着时间增加或减小的信号实现不同的滤波器效果。图1所示为现有技术中的设计，可见需要至少5个乘法器、两个累加器、一个带符号饱和运算单元以及延迟寄存器单元。资源占用相当大，难以符合对于音频设计领域中的芯片小型化和高效要求。

实用新型内容

有鉴于此，本实用新型旨在提供一种通用型滤波器，以实现有效节约芯片资源，有效处理数据输入信号。

具体而言，本实用新型提供一种通用型滤波器，包括：

数据延迟寄存单元，数据延迟寄存单元包括：时钟信号输入端，用于接收时钟信号；第一时钟信号计数结果输入端，用于接收对所述时钟信号的计数结果；第一输入端用于接收数字输入信号；第二输入端用于接收数字输出信号；第一输出端用于输出所述数字输入信号在延迟所述时钟信号的一拍后的第一延迟数字输入信号；第二输出端用于输出所述数字输入信号在延迟所述时钟信号的两拍后的第二延迟数字输入信号；第三输出端用于输出所述数字输出信号在延迟所述时钟信号的一拍后的第一延迟数字输出信号；第四输出端用于输出所述数字输入信号在延迟所述时钟信号的两拍后的第二延迟数字输出信号；

时分复用逻辑运算累积单元，时分复用逻辑运算累积单元包括：

第一数据输入端，用于接收所述数字输入信号；

第二数据输入端，用于接收所述第一延迟数字输入信号；

第三数据输入端，用于接收所述第二延迟数字输入信号；

第四数据输入端，用于接收所述第一延迟数字输出信号；

第五数据输入端，用于接收所述第二延迟数字输出信号；

第二时钟信号计数结果输入端，用于接收对所述时钟信号的计数结果；

第一滤波参数输入端、第二滤波参数输入端、第三滤波参数输入端、第四滤波参数输入端、第五滤波参数据输入端、以及逻辑运算累积信号输出端；

所述时分复用逻辑运算累积单元用于在所述时钟信号的预定节拍得到所述数字输入信号与第一滤波参数的第一乘积；在所述时钟信号的预定节拍的后一个节拍得到所述第一延迟数字输入信号与第二滤波参数的第二乘积，进而得到所述第一乘积与所述第二乘积相加的第一和值；在所述时钟信号的预定节拍的后两个节拍得到所述第二延迟数字输入信号与第三滤波参数的第三乘积，进而得到所述第一和值与所述第三乘积相加的第二和值；在所述时钟信号的预定节拍的后三个节拍得到所述第一延迟数字输出信号与第四滤波参数的第四乘积，进而得到所述第一和值与所述第四乘积相减的第一差值；在所述时钟信号的预定节拍的后四个节拍得到所述第二延迟数字输出信号与第五滤波参数的第五乘积，进而得到所述第一差值与所述第四乘积相减的第二差值，并通过所述逻辑运算累积信号输出端输出第二差值；

饱和运算单元，用于对所述第二差值进行饱和运算，得到并输出所述数字输出信号。

进一步地，所述通用型滤波器还包括旁路选择单元，旁路选择单元包括：

第一旁路信号输入端，用于接收所述数字输入信号；

第二旁路信号输入端，用于接收所述数字输出信号或第一延迟数字输出信号；

旁路使能信号输入端，用于接收旁路使能信号；

滤波信号输出端，用于根据所述旁路使能信号，选择输出所述第一旁路信号输入端的输入信号或者选择输出所述第二旁路信号输入端的输入信号。

进一步地，所述数据延迟寄存单元包括：

串联的第一数据延迟寄存器及第二数据延迟寄存器，所述第一数据延迟寄存器的输入端作为所述第一输入端；所述第二数据延迟寄存器的输入端作为所述第一输出端；所述第二数据延迟寄存器的输出端作为所述第二输出端；

串联的第三数据延迟寄存器及第四数据延迟寄存器，所述第三数据延迟寄存器的输出端作为所述第三输出端；所述第四数据延迟寄存器的输出端作为所述第四输出端。

进一步地，所述时分复用逻辑运算累积单元包括：

乘法器，乘法器包括所述第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端、第五数据输入端、第一滤波参数输入端、第二滤波参数输入端、第三滤波参数输入端、第四滤波参数输入端、第五滤波参数据输入端、以及乘法运算信号输出端；

所述乘法器用于在所述时钟信号的预定节拍得到所述数字输入信号与第一滤波参数的第一乘积，并通过所述乘法运算信号输出端输出所述第一乘积；在所述时钟信号的预定节拍的后一个节拍得到所述第一延迟数字输入信号与第二滤波参数的第二乘积，并通过所述乘法运算信号输出端输出所述第二乘积；在所述时钟信号的预定节拍的后两个节拍得到所述第二延迟数字输入信号与第三滤波参数的第三乘积，并通过所述乘法运算信号输出端输出所述第三乘积；在所述时钟信号的预定节拍的后三个节拍得到所述第一延迟数字输出信号与第四滤波参数的第四乘积，并通过所述乘法运算信号输出端输出所述第四乘积；在所述时钟信号的预定节拍的后四个节拍得到所述第二延迟数字输出信号与第五滤波参数的第五乘积，并通过所述乘法运算信号输出端输出所述第四乘积；

加/减法累积器，加/减法累积器包括：

第一累积信号输入端，用于连接所述乘法运算信号输出端；

第二累积信号输入端，用于连接第五数据延迟寄存器的输出端；以及

累积信号输出端；

所述加/减法累积器，用于在所述时钟信号的预定节拍通过所述累积信号输出端输出所述第一乘积；在所述时钟信号的预定节拍的后一个节拍通过所述累积信号输出端输出所述第一和值；在所述时钟信号的预定节拍的后两个节拍通过所述累积信号输出端输出所述第二和值；在所述时钟信号的预定节拍的后三个节拍通过所述累积信号输出端输出所述第一差值；在所述时钟信号的预定节拍的后四个节拍通过所述累积信号输出端输出所述第二差值；

所述第五数据延迟寄存器的输入端连接所述累积信号输出端，所述第五数据延迟寄存器的输出端作为所述逻辑运算累积信号输出端。

进一步地，通用型滤波器还包括：第六数据延迟寄存器，所述第六数据延迟寄存器串联在所述第一数据延迟寄存器及第二数据延迟寄存器之间。

进一步地，所述数据延迟寄存单元还包括复位信号输入端。

进一步地，所述时钟信号为384KHz的时钟信号。

进一步地，所述数字输入信号为48KHz的数字输入信号。

进一步地，所述数字输入信号为16bit量化的48KHz的数字输入信号。

进一步地，所述通用型滤波器还包括计数器，所述计数器为3bit的384KHz 时钟域的计数器，所述计数器的输出连接所述第一时钟信号计数结果输入端及第二时钟信号计数结果输入端。

本实用新型的通用型滤波器，通过设置数据延迟寄存单元，其包括：两个输入端；四个输出端；时分复用逻辑运算累积单元，包括：五个数据输入端、五个滤波参数输入端；时分复用逻辑运算累积单元用于在时钟信号的预定节拍的后四个节拍输出的第二差值，第二差值通过第一、第二及第三乘积的和值减去第四及第五乘积得到，其中，第一乘积为数字输入信号与第一滤波参数的乘积；第二乘积为第一延迟数字输入信号与第二滤波参数的乘积；第三乘积为第二延迟数字输入信号与第三滤波参数的乘积；第四乘积为第一延迟数字输出信号与第四滤波参数的乘积；第五乘积为第二延迟数字输出信号与第五滤波参数的乘积；饱和运算单元，用于根据第二差值得到数字输出信号；对于数字输入信号，使用同源产生的时钟来进行滤波器的分时时钟，在有限个时钟周期内，完成了滤波器的功能，极大的节约了芯片面积，节约了功耗。此外，通过更改滤波器参数，滤波器特性可任意配置。这种可任意配置实现方式非常简单，可以很容易实现各种滤波性能。由于具有可快速配置、占用设计资源小、低静态电流(模块可关闭)和很好的抗工艺波动等特性，本实用新型的通用滤波器可广泛应用于数字音频处理和数字功放等芯片中。

附图说明

并入到说明书中并且构成说明书的一部分的附图示出了本实用新型的实施例，并且与描述一起用于解释本实用新型的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本实用新型的一些实施例，而不是全部实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。

图1为本现有技术滤波器的结构示意图；

图2为本实用新型实施例提供的通用型滤波器的结构示意图；

图3为本实用新型实施例提供的通用型滤波器的时分复用控制的时序图；

图4为本实用新型实施例提供的通用型滤波器的第一实际仿真波形图；

图5为本实用新型实施例提供的通用型滤波器的第二实际仿真波形图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

本实用新型的实用新型人通过研究发现：通过对滤波器函数的推导，可以得到输出信号是输入信号以及输出反馈的一组滤波器差分方程，如下：

Y(n)＝b0*x(n)+b1*x(n-1)+b2*x(n-2)-a1*y(n-1)-a2*y(n-2)

其中的b0，b1，b2，a1，a2是滤波器量化系数，可以通过寄存器可配置，在本实用新型中用iRb0[15:0],iRb1[15:0],iRb2[15:0],iRa1[15:0],iRa2[15:0]来替代。x(n)就是输入信号，本实用新型中使用16bit量化信号Din[15:0]来代替，x(n-1) 和x(n-2)分别是输入信号的延迟1拍、2拍后的信号。在本实用新型中使用了 din_d1[15:0]和din_d2[15:0]来代替。y(n-1)和y(n-2)是输出信号的延迟1拍、2 拍后的信号。在本实用新型中使用了dout_d1[15:0]和dout_d2[15:0]来代替。这样，滤波器差分方程可以改写为：

dout＝iRb0*din+iRb1*din_q1+iRb2*din_q2-iRa1*dout_q1-iRa2*dout_q2

在图1现有技术上，差分方程的五次乘加(减)运算，可以一拍之内出结果，代价是昂贵的芯片面积和大尺寸的封装，这对于小型化以及设计资源紧张的数字音频放大器芯片的设计，就很不适合。考虑将此差分方程的运算分成5 个节拍来算，运算的值暂时存储在累加(减)单元。只要在慢速时钟(48KHz 时钟域的数字信号)一拍内完成运算，就可以用分时复用来换取节约面积，减小芯片尺寸的目标。

参见图2所示，本实用新型实施例提供的通用型滤波器，包括：

数据延迟寄存单元，数据延迟寄存单元包括：时钟信号输入端，用于接收时钟信号；第一时钟信号计数结果输入端，用于接收对所述时钟信号的计数结果；第一输入端用于接收数字输入信号；第二输入端用于接收数字输出信号；第一输出端用于输出所述数字输入信号在延迟所述时钟信号的一拍后的第一延迟数字输入信号；第二输出端用于输出所述数字输入信号在延迟所述时钟信号的两拍后的第二延迟数字输入信号；第三输出端用于输出所述数字输出信号在延迟所述时钟信号的一拍后的第一延迟数字输出信号；第四输出端用于输出所述数字输入信号在延迟所述时钟信号的两拍后的第二延迟数字输出信号；

时分复用逻辑运算累积单元，时分复用逻辑运算累积单元包括：

第一数据输入端，用于接收所述数字输入信号；

第二数据输入端，用于接收所述第一延迟数字输入信号；

第三数据输入端，用于接收所述第二延迟数字输入信号；

第四数据输入端，用于接收所述第一延迟数字输出信号；

第五数据输入端，用于接收所述第二延迟数字输出信号；

第二时钟信号计数结果输入端，用于接收对所述时钟信号的计数结果

第一滤波参数输入端、第二滤波参数输入端、第三滤波参数输入端、第四滤波参数输入端、第五滤波参数据输入端、以及逻辑运算累积信号输出端；

所述时分复用逻辑运算累积单元用于在所述时钟信号的预定节拍得到所述数字输入信号与第一滤波参数的第一乘积；在所述时钟信号的预定节拍的后一个节拍得到所述第一延迟数字输入信号与第二滤波参数的第二乘积，进而得到所述第一乘积与所述第二乘积相加的第一和值；在所述时钟信号的预定节拍的后两个节拍得到所述第二延迟数字输入信号与第三滤波参数的第三乘积，进而得到所述第一和值与所述第三乘积相加的第二和值；在所述时钟信号的预定节拍的后三个节拍得到所述第一延迟数字输出信号与第四滤波参数的第四乘积，进而得到所述第一和值与所述第四乘积相减的第一差值；在所述时钟信号的预定节拍的后四个节拍得到所述第二延迟数字输出信号与第五滤波参数的第五乘积，进而得到所述第一差值与所述第四乘积相减的第二差值，并通过所述逻辑运算累积信号输出端输出第二差值；

饱和运算单元，用于对所述第二差值进行饱和运算，得到并输出所述数字输出信号。

进一步地，所述通用型滤波器还包括旁路选择单元，旁路选择单元包括：

第一旁路信号输入端，用于接收所述数字输入信号；

第二旁路信号输入端，用于接收所述数字输出信号或第一延迟数字输出信号；

旁路使能信号输入端，用于接收旁路使能信号；

滤波信号输出端，用于根据所述旁路使能信号，选择输出所述第一旁路信号输入端的输入信号或者选择输出所述第二旁路信号输入端的输入信号。

通过旁路选择单元的设置，在旁路使能信号使得旁路被选择时，通用型滤波器不作用，数字输入信号完全不被滤波，直接输出。

进一步地，所述数据延迟寄存单元包括：

串联的第一数据延迟寄存器及第二数据延迟寄存器，所述第一数据延迟寄存器的输入端作为所述第一输入端；所述第二数据延迟寄存器的输入端作为所述第一输出端；所述第二数据延迟寄存器的输出端作为所述第二输出端；

串联的第三数据延迟寄存器及第四数据延迟寄存器，所述第三数据延迟寄存器的输出端作为所述第三输出端；所述第四数据延迟寄存器的输出端作为所述第四输出端。

进一步地，所述时分复用逻辑运算累积单元包括：

乘法器，乘法器包括所述第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端、第五数据输入端、第一滤波参数输入端、第二滤波参数输入端、第三滤波参数输入端、第四滤波参数输入端、第五滤波参数据输入端、以及乘法运算信号输出端；

所述乘法器用于在所述时钟信号的预定节拍得到所述数字输入信号与第一滤波参数的第一乘积，并通过所述乘法运算信号输出端输出所述第一乘积；在所述时钟信号的预定节拍的后一个节拍得到所述第一延迟数字输入信号与第二滤波参数的第二乘积，并通过所述乘法运算信号输出端输出所述第二乘积；在所述时钟信号的预定节拍的后两个节拍得到所述第二延迟数字输入信号与第三滤波参数的第三乘积，并通过所述乘法运算信号输出端输出所述第三乘积；在所述时钟信号的预定节拍的后三个节拍得到所述第一延迟数字输出信号与第四滤波参数的第四乘积，并通过所述乘法运算信号输出端输出所述第四乘积；在所述时钟信号的预定节拍的后四个节拍得到所述第二延迟数字输出信号与第五滤波参数的第五乘积，并通过所述乘法运算信号输出端输出所述第四乘积；

加/减法累积器，加/减法累积器包括：

第一累积信号输入端，用于连接所述乘法运算信号输出端；

第二累积信号输入端，用于连接第五数据延迟寄存器的输出端；以及

累积信号输出端；

所述加/减法累积器，用于在所述时钟信号的预定节拍通过所述累积信号输出端输出所述第一乘积；在所述时钟信号的预定节拍的后一个节拍通过所述累积信号输出端输出所述第一和值；在所述时钟信号的预定节拍的后两个节拍通过所述累积信号输出端输出所述第二和值；在所述时钟信号的预定节拍的后三个节拍通过所述累积信号输出端输出所述第一差值；在所述时钟信号的预定节拍的后四个节拍通过所述累积信号输出端输出所述第二差值；

所述第五数据延迟寄存器的输入端连接所述累积信号输出端，所述第五数据延迟寄存器的输出端作为所述逻辑运算累积信号输出端。

优选地，时钟信号为384KHz的时钟信号；数字输入信号为48KHz的数字输入信号；所述数字输入信号为16bit量化的48KHz的数字输入信号，通用型滤波器还包括：第六数据延迟寄存器，第六数据延迟寄存器串联在所述第一数据延迟寄存器及第二数据延迟寄存器之间。因为是在384k时钟域对48K时钟域的延迟，这样第一个延迟会有反穿的现象，这样需要加入第六数据延迟寄存器，此时，第一数据延迟寄存器第六数据延迟寄存器防止反穿，保证后面的第六数据延迟寄存器和第二数据延迟寄存器是在384K时钟域内是延迟一拍及延迟二拍，也就是说对于384KHz的时钟信号及48KHz的数字输入信号，也就是第一数据延迟寄存器(DFF)其实是同步，从48K时钟域同步到384K时钟域。

此外，优选地，该第二旁路信号输入端用于接收第一延迟数字输出信号；因为在384K时钟域，是利用时钟计数器cnt＝1的时候来锁存数据，这个时候可以节约一组同步寄存器的设定，也就是更进一步节约了设计资源。对于16bit 的量化信号，可以节约16个DFF的资源。由此实现在芯片设计中最优化使用设计资源，得到最佳效果。

进一步地，所述数据延迟寄存单元还包括复位信号输入端。通用型滤波器还包括计数器，所述计数器为3bit的384KHz时钟域的计数器，所述计数器的输出连接所述第一时钟信号计数结果输入端及第二时钟信号计数结果输入端。

以下通过表1对图2中的各个信号做说明：

表1

图3为本实用新型的时分复用控制的时序图。对于音频处理中的48KHz时钟域的数字音频信号，我们使用同源产生的384Khz的时钟(clk384)来进行滤波器的分时时钟，在8个时钟周期内，完成了图1中的功能，极大的节约了芯片面积，节约了功耗。

图4及图5是本实用新型的实际仿真波形，数据的滤波输出，是在 clk_cnt[2:0]＝1的时候，对信号进行第五寄存器锁存输出，这样就完成了384KHz 时钟的分时处理，得到48KHz时钟域的滤波后的数字音频信号。

本实用新型的通用型滤波器具有实现面积小，滤波器特性可任意配置。这种可任意配置实现方式非常简单，可以很容易实现各种滤波性能。由于具有可快速配置、占用设计资源小、低静态电流(模块可关闭)和很好的抗工艺波动等特性，本实用新型的通用滤波器架构可广泛应用于数字音频处理和数字功放等芯片中。

本领域普通技术人员可以理解，实现上述实施例的全部或者部分步骤/单元 /模块可以通过程序指令相关的硬件来完成，前述程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述实施例各单元中对应的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光碟等各种可以存储程序代码的介质。

以上所述的具体实施例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种通用型滤波器，其特征在于，包括：

数据延迟寄存单元，所述数据延迟寄存单元包括：时钟信号输入端，用于接收时钟信号；第一时钟信号计数结果输入端，用于接收对所述时钟信号的计数结果；第一输入端用于接收数字输入信号；第二输入端用于接收数字输出信号；第一输出端用于输出所述数字输入信号在延迟所述时钟信号的一拍后的第一延迟数字输入信号；第二输出端用于输出所述数字输入信号在延迟所述时钟信号的两拍后的第二延迟数字输入信号；第三输出端用于输出所述数字输出信号在延迟所述时钟信号的一拍后的第一延迟数字输出信号；第四输出端用于输出所述数字输入信号在延迟所述时钟信号的两拍后的第二延迟数字输出信号；

时分复用逻辑运算累积单元，所述时分复用逻辑运算累积单元包括：

第一数据输入端，用于接收所述数字输入信号；

第二数据输入端，用于接收所述第一延迟数字输入信号；

第三数据输入端，用于接收所述第二延迟数字输入信号；

第四数据输入端，用于接收所述第一延迟数字输出信号；

第五数据输入端，用于接收所述第二延迟数字输出信号；

第二时钟信号计数结果输入端，用于接收对所述时钟信号的计数结果；

第一滤波参数输入端、第二滤波参数输入端、第三滤波参数输入端、第四滤波参数输入端、第五滤波参数据输入端、以及逻辑运算累积信号输出端；

所述时分复用逻辑运算累积单元用于在所述时钟信号的预定节拍得到所述数字输入信号与第一滤波参数的第一乘积；在所述时钟信号的预定节拍的后一个节拍得到所述第一延迟数字输入信号与第二滤波参数的第二乘积，进而得到所述第一乘积与所述第二乘积相加的第一和值；在所述时钟信号的预定节拍的后两个节拍得到所述第二延迟数字输入信号与第三滤波参数的第三乘积，进而得到所述第一和值与所述第三乘积相加的第二和值；在所述时钟信号的预定节拍的后三个节拍得到所述第一延迟数字输出信号与第四滤波参数的第四乘积，进而得到所述第一和值与所述第四乘积相减的第一差值；在所述时钟信号的预定节拍的后四个节拍得到所述第二延迟数字输出信号与第五滤波参数的第五乘积，进而得到所述第一差值与所述第四乘积相减的第二差值，并通过所述逻辑运算累积信号输出端输出第二差值；

饱和运算单元，用于对所述第二差值进行饱和运算，得到并输出所述数字输出信号。

2.如权利要求1所述的通用型滤波器，其特征在于，所述通用型滤波器还包括旁路选择单元；

所述旁路选择单元包括：

第一旁路信号输入端，用于接收所述数字输入信号；

第二旁路信号输入端，用于接收所述数字输出信号或第一延迟数字输出信号；

旁路使能信号输入端，用于接收旁路使能信号；

滤波信号输出端，用于根据所述旁路使能信号，选择输出所述第一旁路信号输入端的输入信号或者选择输出所述第二旁路信号输入端的输入信号。

3.如权利要求1或2所述的通用型滤波器，其特征在于，所述数据延迟寄存单元包括：

串联的第一数据延迟寄存器及第二数据延迟寄存器，所述第一数据延迟寄存器的输入端作为所述第一输入端；所述第二数据延迟寄存器的输入端作为所述第一输出端；所述第二数据延迟寄存器的输出端作为所述第二输出端；

串联的第三数据延迟寄存器及第四数据延迟寄存器，所述第三数据延迟寄存器的输出端作为所述第三输出端；所述第四数据延迟寄存器的输出端作为所述第四输出端。

4.如权利要求3所述的通用型滤波器，其特征在于，所述时分复用逻辑运算累积单元包括：

乘法器，所述乘法器包括所述第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端、第五数据输入端、第一滤波参数输入端、第二滤波参数输入端、第三滤波参数输入端、第四滤波参数输入端、第五滤波参数据输入端、以及乘法运算信号输出端；

所述乘法器用于在所述时钟信号的预定节拍得到所述数字输入信号与第一滤波参数的第一乘积，并通过所述乘法运算信号输出端输出所述第一乘积；在所述时钟信号的预定节拍的后一个节拍得到所述第一延迟数字输入信号与第二滤波参数的第二乘积，并通过所述乘法运算信号输出端输出所述第二乘积；在所述时钟信号的预定节拍的后两个节拍得到所述第二延迟数字输入信号与第三滤波参数的第三乘积，并通过所述乘法运算信号输出端输出所述第三乘积；在所述时钟信号的预定节拍的后三个节拍得到所述第一延迟数字输出信号与第四滤波参数的第四乘积，并通过所述乘法运算信号输出端输出所述第四乘积；在所述时钟信号的预定节拍的后四个节拍得到所述第二延迟数字输出信号与第五滤波参数的第五乘积，并通过所述乘法运算信号输出端输出所述第四乘积；

加/减法累积器，所述加/减法累积器包括：

第一累积信号输入端，用于连接所述乘法运算信号输出端；

第二累积信号输入端，用于连接第五数据延迟寄存器的输出端；以及

累积信号输出端；

所述加/减法累积器，用于在所述时钟信号的预定节拍通过所述累积信号输出端输出所述第一乘积；在所述时钟信号的预定节拍的后一个节拍通过所述累积信号输出端输出所述第一和值；在所述时钟信号的预定节拍的后两个节拍通过所述累积信号输出端输出所述第二和值；在所述时钟信号的预定节拍的后三个节拍通过所述累积信号输出端输出所述第一差值；在所述时钟信号的预定节拍的后四个节拍通过所述累积信号输出端输出所述第二差值；

所述第五数据延迟寄存器的输入端连接所述累积信号输出端，所述第五数据延迟寄存器的输出端作为所述逻辑运算累积信号输出端。

5.如权利要求4所述的通用型滤波器，其特征在于，还包括：第六数据延迟寄存器，所述第六数据延迟寄存器串联在所述第一数据延迟寄存器及第二数据延迟寄存器之间。

6.如权利要求5所述的通用型滤波器，其特征在于，所述数据延迟寄存单元还包括复位信号输入端。

7.如权利要求6所述的通用型滤波器，其特征在于，所述时钟信号为384KHz的时钟信号。

8.如权利要求7所述的通用型滤波器，其特征在于，所述数字输入信号为48KHz的数字输入信号。

9.如权利要求8所述的通用型滤波器，其特征在于，所述数字输入信号为16bit量化的48KHz的数字输入信号。

10.如权利要求9所述的通用型滤波器，其特征在于，所述通用型滤波器还包括计数器，所述计数器为3bit的384KHz时钟域的计数器，所述计数器的输出连接所述第一时钟信号计数结果输入端及第二时钟信号计数结果输入端。