CN208046637U - 数据采集系统 - Google Patents

Abstract

本公开涉及一种数据采集系统。该数据采集系统包括：传感器组2、数字信号传输总线3以及数字信号处理单元1；所述数字信号传输总线3用于传输数字信号；所述数字信号处理单元1通过所述数字信号传输总线3与所述传感器组2相连，用于控制所述传感器组2采集数据并生成数字信号，以及通过所述数字信号传输总线3读取来自于所述传感器组2的数字信号。

Description

数据采集系统

技术领域

本公开涉及数据采集技术领域，具体地，涉及一种数据采集系统。

背景技术

在风力发电机组中，需要对每台风力发电机组的大型部件(例如：叶片、塔筒)的结构参数(包括但不限于振动、应变、温度)进行采集。相关技术提供了两种数据采集系统：集中采集系统和总线指令分布式采集系统。

其中，集中采集系统是将所有传感器分别用线缆连接到采集器，以通过采集器进行集中同步采集。然而，采用集中采集系统时，每一个传感器都必须连接一根线缆，并且采集器必须预先装备大量同步采集通道，因而结构复杂、成本高昂、灵活性差、可扩展性差；长线缆(针对长距离的情况)且大量线缆连接不但容易受到干扰，而且降低了系统可靠性，不利于系统维护。

总线指令式分布采集系统是采用MCU(Microcontroller Unit；微控制单元)接收总线命令，一个同步采样命令启动一次同步采集。然而，采用总线指令式分布采集系统时，由于传感器通过MCU程序译码，存在不确定的延迟，其同步的相位精度难以保障。并且，该系统不适用于Σ-Δ(三角积分)型等过采样或者其他实际采样频率与输出采样率不一致的ADC(Analog-to-Digital Converter；模数转换器)，例如：数字传感器；该系统中多个传感器挂载在一条总线上，在一定的传输速率下，挂载传感器有限，采样频率也很难提高。

综上，相关技术中的数据采集系统需要改进。

实用新型内容

本公开实施例提供一种数据采集系统，以改进现有相关技术中的数据采集系统。

本公开实施例提供的数据采集系统包括：

传感器组2、数字信号传输总线3以及数字信号处理单元1；

所述数字信号传输总线3用于传输数字信号；

所述数字信号处理单元1通过所述数字信号传输总线3与所述传感器组2相连，用于控制所述传感器组2采集数据并生成数字信号，以及通过所述数字信号传输总线3读取来自于所述传感器组2的数字信号。

可选地，所述传感器组2包括：

N个敏感元件11、N路并行模数转换器ADC、微控制单元MCU13以及第一收发芯片14，其中，N为大于等于1的整数；

所述数字信号处理单元1包括第二收发芯片31，所述第一收发芯片14和所述第二收发芯片31均与所述数字信号传输总线3适配；

所述N路并行ADC12与所述N个敏感元件11一一相连，用于将每个敏感元件采集数据而生成的模拟信号转换为数字信号；

所述MCU13与所述N路并行ADC12相连，用于接收所述N路并行ADC12发送的数字信号，以及将接收到的数字信号发送给所述第一收发芯片14；

所述第一收发芯片14与所述MCU13相连，并通过所述数字信号传输总线3与所述第二收发芯片31相连，用于将来自于所述MCU13的数字信号通过所述数字信号传输总线3发送给所述第二收发芯片31。

可选地，所述传感器组2还包括：晶体振荡器15和复杂可编程逻辑器件CPLD16；

所述晶体振荡器15与所述CPLD16相连，用于产生时钟信号，并发送给所述CPLD16；

所述CPLD16与所述N路并行ADC12相连，用于根据所述晶体振荡器15产生的时钟信号以及预设的采样规则生成采样时钟，并将生成的采样时钟发送给所述N路并行ADC12；

所述N路并行ADC12用于根据来自于所述CPLD16的采样时钟，对每个敏感元件采集数据而生成的模拟信号进行采样。

可选地，所述CPLD16与所述MCU13以及所述第一收发芯片14分别相连；

所述第一收发芯片14用于接收来自于所述数字信号处理单元1的串行信号，并将所述串行信号发送给所述CPLD16；

所述CPLD16用于将所述串行信号转发给所述MCU13，并捕获所述串行信号的同步沿；

所述MCU13用于将所述串行信号解析为同步采样指令，以获取所述N路并行ADC12对每个敏感元件采集数据而生成的模拟信号进行的采样。

可选地，所述MCU13与所述晶体振荡器15以及所述CPLD16分别相连；

所述CPLD16用于记录所述采样时钟与所述数字信号处理单元1的系统时钟之间的时钟误差，并将所述时钟误差发送给所述MCU13；

所述MCU13用于根据来自于所述CPLD16的时钟误差，调节所述晶体振荡器15的时钟频率。

可选地，所述MCU13包括定时器或计数器，所述MCU13与所述晶体振荡器15以及所述第一收发芯片14分别相连；

所述晶体振荡器15用于将所述采样时钟发送给所述MCU13；

所述定时器或计数器用于记录所述采样时钟与所述数字信号处理单元1的系统时钟之间的时钟误差；

所述MCU13用于根据所述时钟误差，调节所述晶体振荡器15的时钟频率。

可选地，所述数字信号处理单元1还包括：现场可编程门阵列FPGA32和数字信号处理器DSP33；

所述FPGA32与所述第二收发芯片31相连，用于输出表征同步采样指令的串行信号，并发送给所述第二收发芯片31，以通过所述数字信号传输总线3将所述串行信号发送给所述第一收发芯片14，还用于缓存读取到的数字信号；

所述DSP33与所述FPGA32相连，用于获取所述FPGA32缓存的数字信号，并处理获取到的数字信号。

可选地，所述数字信号处理单元1还包括：嵌入式处理器34和通讯接口35；

所述嵌入式处理器34与所述DSP33和所述通讯接口35分别相连，用于获取所述DSP33处理数字信号而生成的处理结果，并根据所述处理结果将需要输出的数据通过所述通讯接口35输出给外部设备。

可选地，所述数字信号处理单元1还包括：时钟管理芯片37，用于向所述FPGA32提供时钟信号，以对多根所述数字信号传输总线3分别挂载的所述传感器组2进行同步。

可选地，所述数字信号传输总线3的数量是M根，所述第二收发芯片31是M个，所述传感器组2的数量是Q个，单根所述数字信号传输总线3上可挂载至少一个传感器组2，M和Q均为大于1的整数，且Q大于等于M。

采用上述技术方案，传感器组通过单一电缆以数字信号方式连接到数字信号处理单元，相比于相关技术，简化了传感器与采集器之间的连接；数字信号处理单元只需处理数字通道的数据，不需要配备大量的同步模拟采集通道，相比于相关技术，简化了系统结构，因此，较为容易的扩展出更多的通道；由于传感器组与数字信号处理单元之间传输数字信号，而数字信号的抗干扰能力是远高于模拟信号的，因此，本公开实施例提供的数据采集系统的可靠性能够得到更高的保障。

本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：

图1是本公开实施例提供的数据采集系统的示意图。

图2是本公开实施例提供的数据采集系统中传感器组的示意图。

图3是本公开实施例提供的数据采集系统中数字信号处理单元的示意图。

图4是本公开实施例提供的数据采集系统的另一示意图。

附图标记说明

2 传感器组 3 数字信号传输总线

11 N个敏感元件 12 N路并行ADC

13 MCU 14 第一收发芯片

15 晶体振荡器 16 CPLD

17 第二电源管理芯片 31 第二收发芯片

32 FPGA 33 DSP

34 嵌入式处理器 35 通讯接口

36 存储管理芯片 37 时钟管理芯片

38 第一电源管理芯片 1 数字信号处理单元

具体实施方式

以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。

本公开实施例提供了一种数据采集系统，该数据采集系统的应用场景包括但不限于：对风力发电机组的大型部件(例如：叶片、塔筒)的结构参数(包括但不限于振动、应变、温度)进行采集。图1是本公开实施例提供的数据采集系统的示意图。如图1所示，本公开实施例提供的数据采集系统包括：传感器组2、数字信号传输总线3以及数字信号处理单元1。

图2是本公开实施例提供的数据采集系统中传感器组的示意图。在一种实施方式中，如图2所示，传感器组2包括：N个敏感元件11、N路并行模数转换器ADC12、微控制单元MCU13以及第一收发芯片14，其中，N为大于等于1的整数。

其中，N个敏感元件11与N路并行ADC12一一相连，即每个敏感元件连接N路并行ADC12的一路。N路并行ADC12与MCU13相连。第一收发芯片14与MCU13相连，并通过数字信号传输总线3与第二收发芯片31相连。

本公开实施例提供的数据采集系统采用了分布式采集方式。在一种实施方式中，N个敏感元件11包括多个分布在不同位置的敏感元件。在另一种实施方式中，N个敏感元件11包括同一测点的多个敏感元件。N个敏感元件11中每个敏感元件分别用于采集数据，例如：风力发电机组的大型部件(例如：叶片、塔筒)的结构参数(包括但不限于振动、应变、温度)，并根据采集到的数据生成模拟信号，然后将生成的模拟信号发送给与其相连的N路并行ADC12。N路并行ADC12将N个敏感元件11生成的模拟信号转换为数字信号，然后将转换得到的数字信号发送给MCU13。MCU13接收N路并行ADC12发送的数字信号，然后将接收到的数字信号发送给第一收发芯片14。第一收发芯片14将来自于MCU13的数字信号通过数字信号传输总线3发送给第二收发芯片31，也即发送给数字信号处理单元1。

采用上述技术方案，传感器组通过单一电缆以数字信号方式连接到数字信号处理单元，相比于相关技术，简化了传感器与采集器之间的连接；数字信号处理单元只需处理数字通道的数据，不需要配备大量的同步模拟采集通道，相比于相关技术，简化了系统结构，因此，较为容易的扩展出更多的通道；由于传感器组与数字信号处理单元之间传输数字信号，而数字信号的抗干扰能力是远高于模拟信号的，因此，本公开实施例提供的数据采集系统的可靠性能够得到更高的保障。

在一种实施方式中，如图2所示，传感器组2除包括N个敏感元件11、N路并行模数转换器ADC12、微控制单元MCU13以及第一收发芯片14之外，还包括：晶体振荡器15和复杂可编程逻辑器件CPLD16。其中，晶体振荡器15与CPLD16相连，CPLD16与N路并行ADC12相连。晶体振荡器15包括但不限于DCXO(数字补偿晶体振荡器或数控晶振)，MCU13包括但不限于单片机。

晶体振荡器15用于产生时钟信号，并发送给CPLD16。CPLD16接收晶体振荡器15发送的时钟信号，并根据该时钟信号以及预设的采样规则生成采样时钟，然后将生成的采样时钟发送给N路并行ADC12。N路并行ADC12根据来自于CPLD16的采样时钟，对每个敏感元件采集数据而生成的模拟信号进行采样。

在一种实施方式中，如图2所示，CPLD16与MCU13以及第一收发芯片14分别相连。第一收发芯片14接收来自于数字信号处理单元1的串行信号，并将该串行信号发送给CPLD16，CPLD将该串行信号转发给MCU13，并捕获该串行信号的同步沿，MCU13将该串行信号解析为同步采样指令，以获取N路并行ADC12对每个敏感元件采集数据而生成的模拟信号的采样。

在一种实施方式中，如图2所示，MCU13与晶体振荡器15以及CPLD16分别相连。CPLD16用于记录采样时钟与数字信号处理单元1的系统时钟之间的时钟误差，并将时钟误差发送给MCU13。MCU根据来自于CPLD16的时钟误差，调节晶体振荡器15的时钟频率。

示例地，传感器组2中的第一收发芯片14把接收的串行信号转发给CPLD16，CPLD(复杂可编程器件)16将该串行信号转发给MCU13，同时记录串行信号的第一个脉冲的下降沿为同步沿，MCU13对该串行信号进行解析，在将该串行信号解析为有效的同步采样指令时，通知CPLD16，CPLD16将记录的同步沿标识为有效同步沿。CPLD16确定在本次记录有效同步沿的时刻与上一次记录有效同步沿的时刻期间晶体振荡器15产生的时钟信号的周期数(记为第一时钟周期数)，并根据理论计算的在本次记录有效同步沿的时刻与上一次记录有效同步沿的时刻期间采样时钟的周期数(记为第二时钟周期数)，然后根据第一周期数与第二周期数之间的差值确定为时钟误差，并将该时钟误差发送给MCU13，MCU13根据该时钟误差，调节晶体振荡器15的时钟频率，保障根据晶体振荡器15确定的采样时钟与数字信号处理单元1的系统时钟始终保持极小的误差。

由于在传感器组侧通过CPLD、MCU以及晶体振荡器，根据时钟误差自动微调晶体振荡器的时钟频率，所以保证了采样时钟与数字信号处理单元的系统时钟的同步，时钟同步精度高，可实现长期不间断的并行同步采集。借助于这种时钟同步的优势，传感器组侧的N路并行ADC的采样频率可以高于采样输出率，因此可使用精度很高的过采样ADC或者直接与数字传感器同步。此外，由于时钟微调是持续进行而且调整幅度极小，因此敏感元件采集数据而生成的模拟信号的相位受采集的影响很低，能够保证较高的同步相位精度，且该模拟信号因采集原因产生的谐波也很低。

在另一种简化的实施方式中，在MCU13包括定时器或计数器的情况下，MCU13与晶体振荡器15以及第一收发芯片14分别相连。晶体振荡器15将采样时钟发送给MCU13，MCU13中的定时器或计数器根据串行信号有效同步沿记录采样时钟与数字信号处理单元1的系统时钟之间的时钟误差。MCU13根据该时钟误差，调节晶体振荡器15的时钟频率。

也就是说，在传感器组侧，也可以单独使用MCU13内部的定时器或计数器，以代替CPLD16记录时钟误差，实现对晶体振荡器15的时钟频率的微调。

图3是本公开实施例提供的数据采集系统中数字信号处理单元的示意图。在一种实施方式中，如图3所示，数字信号处理单元1除包括第二收发芯片31之外，还包括：现场可编程门阵列FPGA32和数字信号处理器DSP33。其中，FPGA32与第二收发芯片31相连，且DSP33与FPGA32相连。第二收发芯片31和第一收发芯片14均与数字信号传输总线3适配。

FPGA32用于输出表征同步采样指令的串行信号，并发送给第二收发芯片31，以通过数字信号传输总线3将该串行信号发送给第一收发芯片14，还用于缓存读取到的数字信号。DSP33获取FPGA32缓存的数字信号，并处理获取到的数字信号。

在一种实施方式中，如图3所示，数字信号处理单元1除包括第二收发芯片31、现场可编程门阵列FPGA32和数字信号处理器DSP33之外，还包括：嵌入式处理器34和通讯接口35。其中，嵌入式处理器34包括但不限于ARM，嵌入式处理器34与DSP33和通讯接口35分别相连。

嵌入式处理器34用于获取DSP33处理数字信号而生成的处理结果，并根据该处理结果将需要输出的数据通过通讯接口35输出给外部设备。

在一种实施方式中，如图3所示，数字信号处理单元1除包括第二收发芯片31、现场可编程门阵列FPGA32、数字信号处理器DSP33、嵌入式处理器34和通讯接口35之外，还包括：存储管理芯片36，用于存储数字信号对应的数据。

示例地，FPGA32是本公开实施例提供的数据采集系统实现持续不间断的并行同步采集功能的中枢，根据系统配置按照指定的采样频率周期性地输出指定波特率的且表征同步采样指令的串行信号，然后发送给第二收发芯片31，第二收发芯片31再通过数字信号传输总线3将该串行信号发送给第一收发芯片14。

接着，FPGA32按照指定时间间隔发送同步与读取数据命令，并等待传感器组2反馈的数字信号。传感器组2收到数据读取命令后，立即将上次采集到的有效数据对应的数字信号发回给FPGA32，若存在异常时，则发回异常状态。若检测到传感器组2反馈的数字信号且传感器组2反馈的数字信号正确，则FPGA32将传感器组2反馈的数字信号按顺序放入自身的缓存中；若未检测到传感器组2反馈的数字信号或者传感器组2反馈了异常状态，则FPGA32在自身的缓存中放入异常状态标志。

DSP33获取FPGA32的缓存中的数字信号，并按系统配置连续不间断地进行分析处理，获取数据特征信息；在数据特征满足报警要求的，还生成报警信息。嵌入式处理器34对数据特征信息、报警信息等进行管理，适时地通过通讯接口35发给外部设备。

存储管理芯片36用于临时存储不间断地数字信号对应的实时数据，并抽取需要永久存储的数据进行永久存储。

在一种实施方式中，如图3所示，数字信号处理单元1除包括第二收发芯片31、现场可编程门阵列FPGA32、数字信号处理器DSP33、嵌入式处理器34、通讯接口35和存储管理芯片36之外，还包括：时钟管理芯片37，用于向FPGA32提供时钟信号(也即系统时钟)，以对多根数字信号传输总线3上挂载的传感器组进行同步。

本公开实施例提供的数据采集系统，通过在数字信号处理单元侧使用FPGA自动进行采集同步，并在传感器组侧通过CPLD、MCU以及晶体振荡器，根据时钟误差自动微调晶体振荡器的时钟频率，保证了晶体振荡器的时钟频率与FPGA的时钟同步，可实现长期不间断的并行同步采集。并且，由于传感器组自动跟踪系统时钟，并微调晶体振荡器的时钟频率，进而微调采样时钟，所以保证了晶体振荡器的时钟频率与FPGA的时钟同步，进而保证了多根数字信号传输总线上挂载的传感器组之间的同步精度。

在一种实施方式中，如图3所示，数字信号处理单元1除包括第二收发芯片31、现场可编程门阵列FPGA32、数字信号处理器DSP33、嵌入式处理器34、通讯接口35、存储管理芯片36、时钟管理芯片37之外，还包括：第一电源管理芯片38。相应地，如图2所示，传感器组2除包括N个敏感元件11、N路并行模数转换器ADC12、微控制单元MCU13、第一收发芯片14、晶体振荡器15和复杂可编程逻辑器件CPLD16之外，还包括：第二电源管理芯片17。

其中，第一电源管理芯片38用于向数字信号处理单元1提供合适的供电，并同时为第二电源管理芯片17提供电源，第二电源管理芯片17用于将第一电源管理芯片38提供的电源转换为传感器组需要的供电。

结合以上各个实施方式，在另一个实施方式中，数字信号传输总线3的数量是M根，第二收发芯片31是M个，传感器组2的数量是Q个，单根数字信号传输总线3上可挂载至少一个传感器组2，M和Q均为大于1的整数，且Q大于等于M。

结合以上各个实施方式，在另一个实施方式中，第一收发芯片14、第二收发芯片31以及数字信号传输总线3均符合RS-485串行总线标准。

图4是本公开实施例提供的数据采集系统的另一示意图。图4以M＝4且Q＝8为例。如图4所示，数字信号处理单元1通过4根数字传输总线实现了与8个传感器组2的连接，每根数字传输总线3上挂载2个传感器组2，每根数字信号传输总线3在数字信号处理单元1中与各自独立的第二收发芯片31连接，并分别连接至FPGA32。FPGA32在同步采集时，同时向各总线发送完全相同的同步与采集命令。在实际应用中，不限于图4所示的在同一根数字信号传输总线上挂载2个传感器组，可以根据实际传感器需要与采样频率需要，对传感器组的型式和数量进行组合。

本公开实施例中，利用多根符合RS-485串行总线标准的数字信号传输总线，可通过并行、串行、串并结合等多种方式连接传感器组，能灵活地接入大量不同类型的传感器，具有很大的灵活性，可扩展性高。此外，由于数字信号处理单元1中的FPGA可方便地扩展出更多根数字信号传输总线，因此，根据系统容量需要，可以便捷的扩展到八条数字信号传输总线、十六条数字信号传输总线以及更多数字信号传输总线，提高了系统扩展性。

以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。

此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。

Claims (10)

1.一种数据采集系统，其特征在于，包括：

传感器组(2)、数字信号传输总线(3)以及数字信号处理单元(1)；

所述数字信号传输总线(3)用于传输数字信号；

所述数字信号处理单元(1)通过所述数字信号传输总线(3)与所述传感器组(2)相连，用于控制所述传感器组(2)采集数据并生成数字信号，以及通过所述数字信号传输总线(3)读取来自于所述传感器组(2)的数字信号。

2.根据权利要求1所述的数据采集系统，其特征在于，所述传感器组(2)包括：

N个敏感元件(11)、N路并行模数转换器ADC、微控制单元MCU(13)以及第一收发芯片(14)，其中，N为大于等于1的整数；

所述数字信号处理单元(1)包括第二收发芯片(31)，所述第一收发芯片(14)和所述第二收发芯片(31)均与所述数字信号传输总线(3)适配；

所述N路并行ADC(12)与所述N个敏感元件(11)一一相连，用于将每个敏感元件采集数据而生成的模拟信号转换为数字信号；

所述MCU(13)与所述N路并行ADC(12)相连，用于接收所述N路并行ADC(12)发送的数字信号，以及将接收到的数字信号发送给所述第一收发芯片(14)；

所述第一收发芯片(14)与所述MCU(13)相连，并通过所述数字信号传输总线(3)与所述第二收发芯片(31)相连，用于将来自于所述MCU(13)的数字信号通过所述数字信号传输总线(3)发送给所述第二收发芯片(31)。

3.根据权利要求2所述的数据采集系统，其特征在于，所述传感器组(2)还包括：晶体振荡器(15)和复杂可编程逻辑器件CPLD(16)；

所述晶体振荡器(15)与所述CPLD(16)相连，用于产生时钟信号，并发送给所述CPLD(16)；

所述CPLD(16)与所述N路并行ADC(12)相连，用于根据所述晶体振荡器(15)产生的时钟信号以及预设的采样规则生成采样时钟，并将生成的采样时钟发送给所述N路并行ADC(12)；

所述N路并行ADC(12)用于根据来自于所述CPLD(16)的采样时钟，对每个敏感元件采集数据而生成的模拟信号进行采样。

4.根据权利要求3所述的数据采集系统，其特征在于，所述CPLD(16)与所述MCU(13)以及所述第一收发芯片(14)分别相连；

所述第一收发芯片(14)用于接收来自于所述数字信号处理单元(1)的串行信号，并将所述串行信号发送给所述CPLD(16)；

所述CPLD(16)用于将所述串行信号转发给所述MCU(13)，并捕获所述串行信号的同步沿；

所述MCU(13)用于将所述串行信号解析为同步采样指令，以获取所述N路并行ADC(12)对每个敏感元件采集数据而生成的模拟信号进行的采样。

5.根据权利要求3所述的数据采集系统，其特征在于，所述MCU(13)与所述晶体振荡器(15)以及所述CPLD(16)分别相连；

所述CPLD(16)用于记录所述采样时钟与所述数字信号处理单元(1)的系统时钟之间的时钟误差，并将所述时钟误差发送给所述MCU(13)；

所述MCU(13)用于根据来自于所述CPLD(16)的时钟误差，调节所述晶体振荡器(15)的时钟频率。

6.根据权利要求3所述的数据采集系统，其特征在于，所述MCU(13)包括定时器或计数器，所述MCU(13)与所述晶体振荡器(15)以及所述第一收发芯片(14)分别相连；

所述晶体振荡器(15)用于将所述采样时钟发送给所述MCU(13)；

所述定时器或计数器用于记录所述采样时钟与所述数字信号处理单元(1)的系统时钟之间的时钟误差；

所述MCU(13)用于根据所述时钟误差，调节所述晶体振荡器(15)的时钟频率。

7.根据权利要求2所述的数据采集系统，其特征在于，所述数字信号处理单元(1)还包括：现场可编程门阵列FPGA(32)和数字信号处理器DSP(33)；

所述FPGA(32)与所述第二收发芯片(31)相连，用于输出表征同步采样指令的串行信号，并发送给所述第二收发芯片(31)，以通过所述数字信号传输总线(3)将所述串行信号发送给所述第一收发芯片(14)，还用于缓存读取到的数字信号；

所述DSP(33)与所述FPGA(32)相连，用于获取所述FPGA(32)缓存的数字信号，并处理获取到的数字信号。

8.根据权利要求7所述的数据采集系统，其特征在于，所述数字信号处理单元(1)还包括：嵌入式处理器(34)和通讯接口(35)；

所述嵌入式处理器(34)与所述DSP(33)和所述通讯接口(35)分别相连，用于获取所述DSP(33)处理数字信号而生成的处理结果，并根据所述处理结果将需要输出的数据通过所述通讯接口(35)输出给外部设备。

9.根据权利要求7所述的数据采集系统，其特征在于，所述数字信号处理单元(1)还包括：时钟管理芯片(37)，用于向所述FPGA(32)提供时钟信号，以对多根所述数字信号传输总线(3)分别挂载的所述传感器组(2)进行同步。

10.根据权利要求2所述的数据采集系统，其特征在于，所述数字信号传输总线(3)的数量是M根，所述第二收发芯片(31)是M个，所述传感器组(2)的数量是Q个，单根所述数字信号传输总线(3)上可挂载至少一个传感器组(2)，M和Q均为大于1的整数，且Q大于等于M。