CN102401871A - 基于fpga和arm硬件平台的故障信息综合装置 - Google Patents
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Abstract
本发明公开了一种基于FPGA和ARM硬件平台的故障信息综合装置，其特征是包括有：PT/CT板、ARM板、网络交换机板、串口板、GPS板，以及由A/D采样芯片和FPGA组成的高速采集板；FPGA具有DDR2控制器、DMA控制器、FIFO存储器和FIR低通滤波器，FPGA还设置有启动算法模块和故障录波模块。本发明利用高速AD芯片与FPGA的并行处理能力将故障录波器、行波测距装置以及故障信息管理子站的功能有机地融为一体，用于实现电力系统中输电线路故障时精确的故障点定位，并获得完备的故障报告，以顺应电网二次装置向智能化，小型化发展的需要。
Description
技术领域
本发明涉及一种基于FPGA和ARM硬件平台的故障信息综合装置，尤其是一种在电力系统中完成二次侧保护装置故障信息采集，通过分析高频暂态信号实现精确故障定位，并能列出详尽故障报告的装置。
背景技术
随着变电站自动化程度的提高，来自变电站二次设备的信息越来越成为事故分析和系统恢复的重要依据。为了收集这些信息，每个变电站都投运了大量的信息采集装置和故障定位装置，例如，故障信息管理子站，行波测距装置，故障录波器等。这些装置都可以反映电网故障时的信息，但各自功能比较单一，甚至某些方面还相互重复，占用了变电站内有限的屏柜资源，不能适应国家电网提出的二次装置向智能化，小型化发展的需要。
目前国内的故障录波器大都采用基于DSP平台的架构，其采样率大约在10k左右，不需要线路故障时的高频分量，因此前端的AD采样设有低通滤波环节，存储的故障波形时间长，数据量大。故障录波器的故障测距的功能一般是利用阻抗法实现，该方法受互感器误差以及过渡电阻等因素的影响，测距精度不高，一般大于1km。而行波测距装置利用行波法进行测距，测距精度高，一般小于500m，其需要采集电网故障瞬间在故障线路中传播的高频行波信号，为了保证行波测距的分辨率，行波信号的采集频率一般不应低于500kHZ。这种采样速率对于一般的微处理器直接控制AD转换模块很难满足要求，因此需要采用基于FPGA的高速采集电路来实现，但是，迄今还没有相关技术方案的公开报导。
发明内容
本发明是为避免上述现有技术所存在的不足之处，提供一种功能高度集成，具有较强的实用性的基于FPGA和ARM硬件平台的故障信息综合装置，以实现电力系统中输电线路故障时精确的故障点定位，并获得完备的故障报告，以顺应电网二次装置向智能化，小型化发展的需要。
本发明解决技术问题采用如下技术方案：
本发明基于FPGA和ARM硬件平台的故障信息综合装置的特点是包括有：PT/CT板、ARM板、网络交换机板、串口板、GPS板，以及由A/D采样芯片和FPGA组成的高速采集板；所述FPGA具有DDR2控制器、DMA控制器、FIFO存储器和FIR低通滤波器，所述FPGA还设置有启动算法模块和故障录波模块；
所述高速采集板中的A/D采样芯片在FPGA的控制下，采集来自于PT/CT板的二次侧电压电流信号，获得800KHz频率的采样数据；所述800KHz频率的采样数据一方面通过DDR2控制器循环存入DDR2中指定的第一块内存空间，作为行波测距功能的录波数据；另一方面通过FIFO缓存后送入FIR低通滤波器中，在所述FIR低通滤波器中滤除高频干扰后的数据经过抽样变为低速数据，所述低速数据循环存储在DDR2的第二块内存空间，作为故障录波功能的录波数据；
所述启动算法模块包括电流/电压突变量启动、越限启动、零序启动和负序启动；在所述启动算法模块根据相关判据判定输电线路本端启动时，DMA控制器依次将DDR2中存储的行波测距功能的录波数据和故障录波功能的录波数据搬移到DDR2中的故障存储区，然后通过FPGA嵌入式网络总线传到ARM板进行分析处理；
所述ARM板，在获得高速采集板发送的行波测距功能的录波数据和故障录波功能的录波数据后，一方面是将行波测距功能的录波数据形成故障文件，利用多尺度小波算法对故障文件进行分析，获得行波初始波头的到达时间，并结合输电线路对端故障信息综合装置发送过来的故障文件和线路两端的绝对时间，计算出故障点距离；另一方面是利用阻抗法对故障录波功能的录波数据进行分析，获得包括故障相别、类型和故障时间在内的相关信息，形成故障报告，利用故障信息管理子站的通信功能传送至主站或地区调度；
所述网络交换机板和串口板，连接网口和串口类型的外接保护装置，获取所述外接保护装置的故障信息和波形文件，然后利用故障信息管理子站的通信功能，通过61850规约或104规约转发给主站或地区调度；
所述GPS板用于接收GPS卫星信号并进行解析，获得时间和1PPS秒脉冲，为高速采集板提供基准时间。
与已有技术相比，本发明有益效果体现在：
1、本发明融合了故障录波器、行波测距装置以及故障信息管理子站的功能，采用小波算法对高频暂态信号进行分析，实现了精确的故障定位，集成度高，有效节约了变电站的屏柜资源，实用性强；
2、本发明基于FPGA、DDR2的配置，充分利用了FPGA的并行计算能力，同时实现了高速和低速故障数据的分析、计算和大容量的存储，数据安全性高；
3、本发明采用基于FPGA的嵌入式网络设计，具有超强的网络通信能力，可以实时的在板间传递故障数据；
4、本发明中的启动算法模块采用FPGA编程实现，可同时配置多种启动方法，对于多种故障类型均可启动，使用灵活、方便；
5、本发明利用小波算法技术，实时分析处理故障数据，准确分析出故障点位置，计算速度快，精度高；
6、本发明具备IEC61850的通信功能，满足数字化变电站要求，使用方便；
7、本发明功能高度集成，尺寸小，易于级联和扩展，可同时采集24条线路的电气量。
附图说明
图1为本发明整体结构示意图；
图2为本发明中高速采集板整体框图；
图3为本发明中启动算法模块图；
图4为本发明中故障录播模块图；
图5为本发明中ARM板功能模块。
具体实施方式
参见图1，本实施例中包括PT/CT板、ARM板、网络交换机板、串口板、GPS板，以及由A/D采样芯片和FPGA组成的高速采集板。为了与前置运放相匹配，PT、CT要求最大输出为±10V。A/D芯片选择ADS8556，采样三路电压、三路电流，采样率为800K，ADS8556芯片自带采样保持电路，使用外部参考电压、外部时钟、低功耗、低噪音、三态输出。
参见图2，高速采集板中的AD采样芯片在FPGA控制下，采集来自于PT/CT板的二次侧电压电流信号，获得800KHz频率的采样数据。该800KHz的采样数据，一方面通过DDR2控制器循环存入DDR2中指定的内存空间，作为行波测距功能的录波数据；另一方面通过FIFO存储器缓存后送入FIR低通滤波器中，滤除高频干扰，滤波后的数据经过抽样变为1k和10K的低速数据。10K频率的低速数据循环存储在DDR2的另一块存储空间中，作为故障录波功能的录波数据；1k频率数据送给启动算法模块，作为线路故障启动判别的数据。FPGA中的启动算法模块包括电流/电压突变量启动、越限启动、零序启动和负序启动。启动算法模块根据相关定值，判定输电线路本端启动时，DMA控制器依次将DDR2中存储的行波测距功能的录波数据和故障录波功能的录波数据搬移到DDR2中的故障存储区，然后通过FPGA嵌入式网络总线传到ARM板进行分析处理。
高速采集板的实现是整个故障信息综合装置研制的关键，为了解决高低速采样数据分解和存储的技术难题，同时也为了快速开发的需要，本实施例采用了基于FPGA的设计模式。FPGA采用的是硬逻辑模式，与传统的单片机或DSP等处理器相比，它不但具有强大的并行处理能力，执行效率高，同时它还有大量的软核。
高速采集板上采用ATELA公司CYCLONE系列FPGA，该芯片在内部集成了锁相环，具有独特的SOPC技术以及丰富的IP核资源，设计中的FIR模块，DFT模块，DDR2控制器模块，DMA控制器模块以及CPU模块全部使用的是ATELA公司提供的软核。本实施例采用外部恒温高精度晶振产生80M的时钟频率，提供了整个系统纳秒级的工作频率。GPS模块负责接收来自于GPS板的秒脉冲与时钟信号，以实现采样数据的同步，并可在GPS卫星信号丢失时，利用高精度恒温晶振和算法进行守时。
启动算法模块如图3所示，包括电流/电压突变量启动、越限启动、零序启动和负序启动。1k的采样数据进入FIFO进行缓存，然后经过DFT(离散傅里叶变换)获得采样数据的幅值、相位等频域信息，最后使用启动算法进行判定，当启动算法模块根据相关定值判定输电线路本端启动时，DMA控制器依次将DDR2中存储的行波测距功能的录波数据和故障录波功能的录波数据搬移到DDR2中的故障存储区，然后通过FPGA嵌入式网络总线传到ARM板进行分析处理。
故障录波模块如图4所示，高速AD芯片在FPGA的控制下，以800k的采样频率采集来自于PT，CT板的电压电流信号，接着一方面通过DDR2控制器将数据循环写入DDR2存储器中指定的内存空间，另一方面通过FIFO，将数据送入FIR低通滤波器中，滤除高频干扰，滤波后的800k采样数据经过抽样变为10K的低速录播数据。当启动算法判定为启动时，产生DMA中断，DMA控制器将高速和低速故障录播数据搬到DDR2中的故障存储空间，然后经过嵌入式网络总线发送到ARM板进行分析。
参见图5，ARM板在获得高速采集板发送的行波测距功能的录波数据和故障录波功能的录波数据后，一方面，将行波测距功能的录波数据形成故障文件，利用多尺度小波算法对故障文件进行分析，获得行波初始波头到达的时间，并结合输电线路对端故障信息综合装置发送过来的故障文件和线路两端的绝对时间，计算得出故障点距离；另一方面，利用阻抗法对故障录波功能的录波数据进行分析，获得包括故障相别、类型和故障时间在内的相关信息，形成故障报告，利用故障信息管理子站的通信功能传送至主站或地调。
ARM板采用Intel公司IXP425处理器，该处理器具有以下特点，①主频533MHz，32位精简指令集(RISC)微处理器，可执行并行流水操作。②高性能和低功耗领先的硬宏单元，带有5级流水线，哈佛结构，程序与数据分开存储，安全性强。③内置高性能的MMU、指令和数据Cache以及高速AMBA(Advanced Microcontroller Bus Architecture)总线接口。④支持网口、串口以及存储单元的扩展，可承载多达6个网口、18个串口、2个CAN口同时通信，能够满足装置规模快速发展的需要。⑤应用升级和移植方便，有良好的技术支持。⑥功耗低，无需散热片和风扇，稳定性强。
网络交换机板和串口板连接网口和串口类型的外接保护装置，获取外接保护装置的故障信息和波形文件，然后利用故障信息管理子站的通信功能，通过61850规约或104规约转发给主站或地区调度。
GPS板用于接收GPS卫星信号并进行解析，获得时间和1PPS秒脉冲，为高速采集板提供基准时间。
Claims (1)
1.一种基于FPGA和ARM硬件平台的故障信息综合装置，其特征是包括有：PT/CT板、ARM板、网络交换机板、串口板、GPS板，以及由A/D采样芯片和FPGA组成的高速采集板；所述FPGA具有DDR2控制器、DMA控制器、FIFO存储器和FIR低通滤波器，所述FPGA还设置有启动算法模块和故障录波模块；
所述高速采集板中的A/D采样芯片在FPGA的控制下，采集来自于PT/CT板的二次侧电压电流信号，获得800KHz频率的采样数据；所述800KHz频率的采样数据一方面通过DDR2控制器循环存入DDR2中指定的第一块内存空间，作为行波测距功能的录波数据；另一方面通过FIFO缓存后送入FIR低通滤波器中，在所述FIR低通滤波器中滤除高频干扰后的数据经过抽样变为低速数据，所述低速数据循环存储在DDR2的第二块内存空间，作为故障录波功能的录波数据；
所述启动算法模块包括电流/电压突变量启动、越限启动、零序启动和负序启动；在所述启动算法模块根据相关判据判定输电线路本端启动时，DMA控制器依次将DDR2中存储的行波测距功能的录波数据和故障录波功能的录波数据搬移到DDR2中的故障存储区，然后通过FPGA嵌入式网络总线传到ARM板进行分析处理；
所述ARM板，在获得高速采集板发送的行波测距功能的录波数据和故障录波功能的录波数据后，一方面是将行波测距功能的录波数据形成故障文件，利用多尺度小波算法对故障文件进行分析，获得行波初始波头的到达时间，并结合输电线路对端故障信息综合装置发送过来的故障文件和线路两端的绝对时间，计算出故障点距离；另一方面是利用阻抗法对故障录波功能的录波数据进行分析，获得包括故障相别、类型和故障时间在内的相关信息，形成故障报告，利用故障信息管理子站的通信功能传送至主站或地区调度；
所述网络交换机板和串口板，连接网口和串口类型的外接保护装置，获取所述外接保护装置的故障信息和波形文件，然后利用故障信息管理子站的通信功能，通过61850规约或104规约转发给主站或地区调度；
所述GPS板用于接收GPS卫星信号并进行解析，获得时间和1PPS秒脉冲，为高速采集板提供基准时间。
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