CN208015700U - 上电复位电路及芯片 - Google Patents

Abstract

公开了一种上电复位电路及芯片，包括：电压检测电路，用于接收外部电源的电压变化信号，对其进行阈值检测处理，输出检测信号；延时电路，用于接收检测信号并根据检测信号生成重置信号；时钟电路，用于产生时钟信号；复位计时电路，用于接收重置信号和时钟信号，并根据重置信号和时钟信号生成上电复位信号；时钟电路还用于接收上电复位信号，并根据上电复位信号关闭或者开启；当检测信号发生跳变时，外部电源的电压值为复位阈值电压。本实用新型提供的上电复位电路通过电阻分压检测获取精确的复位阈值电压，通过改变电阻的阻值调整复位阈值电压；通过计数器对时钟信号进行计数来实现精确的复位时间；还通过共用支路以及复位后关闭时钟电路来降低功耗。

Description

上电复位电路及芯片

技术领域

本实用新型涉及集成电路领域，特别涉及一种上电复位电路及芯片。

背景技术

复位电路，顾名思义，就是将电路恢复到初始状态的电路。一般来说，不同复位电路启动的手段有所不同。一是在给电路通电时马上进行复位操作；二是在必要时可以由手动操作。电路通电时马上进行复位操作的复位电路被称为POR(Power On Reset，上电复位)电路，已被广泛地集成到SOC芯片中。一个电路系统在上电初期，电源电压还未达到稳定的预期状态，电路节点电压和逻辑状态是不稳定的，可能会造成系统的错误运行。为了使系统从一个预定的初始状态开始工作，需要使用上电复位电路在上电初期产生一个复位信号，使系统初始化。通常情况下，要求上电复位电路在电源电压超过检测阈值后能够提供一定的延迟时间后输出有效信号，以确保电路在稳定的电源电压条件下工作。

图1a示出了一种现有的上电复位电路，由电阻R1、电容C1和施密特触发器U11构成。其中，电阻R1和电容C1串联连接在电源电压Vdd和接地端GND之间。施密特触发器U11的输入端与电阻R1和电容C1之间的节点A1连接，输出端POR输出逻辑电路的复位信号，正电源端与电源电压Vdd连接，负电源端与接地端GND连接。当电源从0开始上电时，由于电阻R1和电容C1的延时作用，电容C1上的电压要滞后于Vdd电源电压。因此刚上电时Vdd和节点A1之间会产生压差，此时输出的POR信号为低电平；经过一段延时时间后，Vdd和节点A1之间的压差变小，直至节点A1处的电压变为Vdd，此时输出的POR信号为高电平。

图1b为图1a的一种衍生结构，其中，电阻R1由晶体管MP1代替，其中，晶体管MP1的栅极与接地端GND连接，源极与电源电压Vdd连接，漏极与电容C2连接。施密特触发器U12的输入端与晶体管MP1和电容C2之间的节点A2连接，输出端POR输出逻辑电路的复位信号，正电源端与电源电压Vdd连接，负电源端与接地端GND连接。但是这样做的缺点是在电源Vdd经过上电再次掉电后，电容C2上的电压没有放电路径，不能被放电到0电位，导致再一次上电时不会出现低电平的POR信号。

图1a-图1b示出的两种结构POR输出的复位信号电平是由电阻或者MOS管的导通电阻和电容的延时实现的，由于没有电压检测电路，触发复位的复位阈值电压是不准确的。另外，图1a和图1b中的上电复位电路要达到较长的复位时间，则需要较大的电阻和电容，导致在集成电路中占有的芯片面积较大。

实用新型内容

鉴于上述问题，本实用新型的目的在于提供一种上电复位电路及芯片，以实现精确的复位阈值电压和复位时间。

根据本实用新型的第一方面，提供一种上电复位电路，包括：电压检测电路，用于接收外部电源的电压变化信号，对其进行阈值检测处理，输出检测信号；延时电路，用于接收检测信号并根据所述检测信号生成重置信号；时钟电路，用于产生时钟信号；复位计时电路，用于接收重置信号和时钟信号，并根据所述重置信号和时钟信号生成上电复位信号；其中，所述时钟电路还用于接收上电复位信号，并根据所述上电复位信号关闭或者开启；当检测信号发生跳变时，所述外部电源的电压值为复位阈值电压。

优选地，所述上电复位电路还包括：电流偏置电路，用于接收外部电源，并产生提供给所述延时电路的第一偏置电流以及提供给所述时钟电路的第二偏置电流。

优选地，所述电流偏置电路与所述电压检测电路共用第一支路。

优选地，所述第一支路包括：串联连接在外部电源和接地端之间的第一晶体管、第一电阻、第二电阻以及第三电阻；所述第一晶体管的栅极与所述第一晶体管的漏极连接，源极与外部电源连接。

优选地，所述电压检测电路还包括第二支路，其中，所述第二支路包括第二晶体管和第三晶体管；所述第二晶体管和所述第三晶体管串联连接在外部电源和接地端之间；所述第二晶体管的栅极与接地端连接，源极与外部电源连接；所述第三晶体管的栅极与第一电阻和第二电阻之间的第一节点连接，源极与接地端连接；其中，所述第二晶体管的漏极与所述第三晶体管的漏极相连，用于输出检测信号。

优选地，所述第一支路向第二支路提供检测电压，所述第二支路形成单端比较器，其中，当所述检测电压大于参考电压时，第二支路输出的检测信号发生跳变。

优选地，复位阈值电压随着参考电压以及第一电阻和第二电阻的阻值改变。

优选地，所述电流偏置电路还包括第三支路，其中，所述第三支路包括第四晶体管和第五晶体管；其中，所述第四晶体管的栅极与所述第一晶体管的栅极连接，源极与外部电源连接，漏极输出第一偏置电流；所述第五晶体管的栅极与所述第一晶体管的栅极连接，源极与外部电源连接，漏极输出第二偏置电流。

优选地，所述第一支路还包括第六晶体管，与所述第三电阻并联连接；

所述第六晶体管的栅极接收检测信号，源极与接地端连接，漏极与第二电阻和第三电阻之间的节点连接。

优选地，所述延时电路包括第七晶体管、第八晶体管、第一反相器和第二反相器；其中，所述第七晶体管的栅极接收检测信号，源极与接地端连接，漏极接收第一偏置电流；第八晶体管的栅极与所述第七晶体管的漏极连接；源极和漏极均与接地端连接；第一反相器的输入端与第七晶体管的栅极连接，输出端与所述第二反相器的输入端连接；第二反相器的输入端与所述第一反相器的输出端连接，输出端输出重置信号。

优选地，所述时钟电路包括第九晶体管至第十三晶体管、第三反相器至第六反相器、第一与非门和第二与非门，其中，所述第九晶体管的栅极接收上电复位信号，源极接收第二偏置电流，漏极与所述第十二晶体管的栅极连接；所述第十晶体管的栅极接收上电复位信号，源极与接地端连接，漏极与所述第十二晶体管的栅极连接；所述第十一晶体管的栅极与所述第一与非门的输出端连接，源极与接地端连接，漏极与所述第十二晶体管的栅极连接；所述第十二晶体管的栅极与所述第九晶体管的漏极连接，源极和漏极均与接地端连接；所述第三反相器至所述第五反相器依次串联连接在所述第一与非门的输出端与所述第二与非门的第一输入端之间；所述第十三晶体管的栅极与所述第四反相器的输出端连接，源极和漏极均与接地端连接；所述第六反相器的输入端与所述第十二晶体管的栅极连接，输出端与所述第一与非门的第一输入端连接；所述第一与非门的第一输入端与所述第六反相器的输出端连接，第二输入端与所述第二与非门的输出端连接，输出端输出时钟信号；所述第二与非门的第一输入端与所述第五反相器的输出端连接，第二输入端与所述第一与非门的输出端连接，输出端与所述第一与非门的第二输入端连接。

优选地，所述复位计时电路包括计数器和第七反相器，其中，所述计数器的第一输入端接收重置信号，第二输入端接收时钟信号，输出端与所述第七反相器的输入端连接；所述第七反相器的输出端输出上电复位信号。根据本实用新型的另一方面，提供一种上电复位芯片，包括上述所述的上电复位电路，所述上电复位芯片的版图面积为0.005mm²～0.02mm²。

本实用新型实施例提供的上电复位电路通过电阻分压检测可以获取精确的复位阈值电压，其误差可以小于10％，而且可以通过改变电阻的阻值调整复位阈值电压；通过计数器对时钟信号进行计数来实现精确的复位时间；还通过电流偏置电路和电压检测电路共用简化的支路以及复位后关闭时钟电路来降低功耗。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a-图1b示出了现有的上电复位电路的电路原理图；

图2示出了本实用新型实施例的上电复位电路的结构示意图；

图3示出了本实用新型实施例的上电复位电路的电路原理图；

图4示出了本实用新型实施例的上电复位电路中的计数器的原理图。

具体实施方式

以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。

图2示出了本实用新型实施例的上电复位电路的结构示意图。如图3所示，所述上电复位电路包括电压检测电路10、延时电路20、时钟电路30和复位计时电路40。

其中，电压检测电路10用于接收外部电源Vdd的电压变化信号，对其进行阈值检测处理，输出检测信号POR0。延时电路20用于接收检测信号并根据所述检测信号生成重置信号RESET。时钟电路30用于产生时钟信号CLK。复位计时电路40用于接收重置信号RESET和时钟信号CLK，并根据所述重置信号RESET和时钟信号CLK生成上电复位信号POR。其中，所述时钟电路30还用于接收上电复位信号POR，并根据所述上电复位信号POR关闭或者开启。

参见图3所示，电压检测电路10的输入端检测外部电源Vdd的变化，输出端输出检测信号POR0，当所述检测信号POR0发生跳变则表明外部电源Vdd已经上电到复位阈值电压VT；延时电路20接收该检测信号POR0，并根据所述检测信号POR0生成重置信号RESET，由于延时电路20的延时和反相作用，重置信号RESET会维持一段时间后的低电平后再跳变成高电平；该重置信号RESET提供给复位计时电路40，对复位计时电路40中的计数器进行清零；时钟信号30产生提供给复位计时电路40的时钟信号CLK；复位计时电路40中的计数器在清零后对时钟信号CLK进行计数得到复位时间，当所述复位时间达到预设复位时间时，使输出的上电复位信号POR由低电平跳变到高电平，最终输出的POR信号为一个具有较长延时且较为精准的复位信号。

在一个优选地实施例中，所述上电复位电路还包括电流偏置电路50，用于接收外部电源Vdd，并产生提供给所述延时电路20的第一偏置电流I1以及提供给所述时钟电路30的第二偏置电流I2。

其中，所述电流偏置电路50与所述电压检测电路10共用同一支路，从而简化电路，降低功耗。

下面举例对上述各部分做进一步详细的说明。

结合图3所示，本实施例中的所述电流偏置电路50与所述电压检测电路10共用同一支路，所述支路包括第一晶体管M1、第一电阻R1、第二电阻R2以及第三电阻R3。其中，第一晶体管M1、第一电阻R1、第二电阻R2以及第三电阻R3依次串联连接在外部电源Vdd和接地端GND之间。第一晶体管M1为PMOS管，所述第一晶体管M1的栅极与所述第一晶体管M1的漏极连接，源极与外部电源Vdd连接。

在一个优选地实施例中，所述支路还包括第六晶体管M6，与所述第三电阻R3并联连接。其中，所述第六晶体管M6为NMOS管，所述第六晶体管的栅极接收检测信号POR0，源极与接地端GND连接，漏极与第二电阻R2和第三电阻R3之间的节点连接。

结合图3所示，本实施例中的电压检测电路10还包括第二晶体管M2和第三晶体管M3。所述第二晶体管M2和所述第三晶体管M3串联连接在外部电源Vdd和接地端GND之间。其中，所述第二晶体管M2为PMOS管，所述第二晶体管M2的栅极与接地端GND连接，源极与外部电源Vdd连接；所述第三晶体管M3为NMOS管，所述第三晶体管M3的栅极与第一电阻R1和第二电阻R2之间的第一节点A连接，源极与接地端GND连接；所述第二晶体管M2的漏极与所述第三晶体管M3的漏极相连，用于输出检测信号POR0。

结合图3所示，所述电流偏置电路50还包括第四晶体管M4和第五晶体管M5。其中，所述第四晶体管M4和所述第五晶体管M5均为PMOS管，所述第四晶体管M4的栅极与所述第一晶体管M1的栅极连接，源极与外部电源Vdd连接，漏极输出第一偏置电流I1；所述第五晶体管M5的栅极与所述第一晶体管M1的栅极连接，源极与外部电源Vdd连接，漏极输出第二偏置电流I2。

在电路系统刚刚上电时，电压检测电路10和电流偏置电路50共用的同一支路产生偏置电流Ip和检测电压V_A，其中，检测电压V_A与外部电源Vdd的关系如下：

其中，V_GS-M1为第一晶体管的栅源电压。

由于第二晶体管M1和第三晶体管M3形成一个单端比较器，其中，单端比较器的输入端为第三晶体管M3的栅极，即检测电压VA，单独比较器的参考电压为VT₀，其与第二晶体管M2和第三晶体管M3的晶体管参数相关。其中，参考电压VT₀的计算公式如下：

其中，μ_M2为第二晶体管沟道电子运动的迁移率，μ_M3为第三晶体管沟道电子运动的迁移率，(W/L)_M2为第二晶体管的宽长比，(W/L)_M3为第三晶体管的宽长比，V_TH-M2为第二晶体管的阈值电压，V_TH-M3为第三晶体管的阈值电压。

因此，电源Vdd上电初期，VA＜VT₀，输出的检测信号POR0为高电平；随着电源Vdd的继续上升，当VA＞VT₀时，输出的检测信号POR0为低电平，此时电源Vdd的电压值即为复位阈值电压VT。复位阈值电压VT的计算公式如下：

因此，电压检测电路10可以通过改变第一电阻R1和第二电阻R2的阻值，进而得到不同的复位阈值电压VT。

具体地，第一电阻R1和第二电阻R2的阻值可以在电路设计之前改变，也可以将第一电阻R1和第二电阻R2设置为可变电阻，在使用过程中利用程序调控第一电阻R1和第二电阻R2的阻值。

当检测信号POR0为低电平时，第六晶体管M6关断；当检测信号POR0为高电平时，第六晶体管M6导通，导致第三电阻R3被短接，复位阈值电压VT会变大，从而产生迟滞，进而避免电源毛刺干扰。

电流偏置电路50中的第四晶体管M4与所述第一晶体管M1形成镜像以产生第一偏置电流I1提供给延时电路20，第五晶体管M5与所述第一晶体管M1也形成镜像以产生第二偏置电流I2提供给时钟电路30。

结合图3所示，所述延时电路20包括第七晶体管M7、第八晶体管M8、第一反相器K1和第二反相器K2。其中，所述第七晶体管M7和第八晶体管M8均为NMOS管，所述第七晶体管M7的栅极接收检测信号POR0，源极与接地端GND连接，漏极接收第一偏置电流I1；第八晶体管M8的栅极与所述第七晶体管M7的漏极连接；源极和漏极均与接地端GND连接；第一反相器K1的输入端与第七晶体管M7的栅极连接，输出端与所述第二反相器K2的输入端连接；第二反相器K2的输入端与所述第一反相器K1的输出端连接，输出端输出重置信号RESET。

当检测信号POR0为高电平时，第七晶体管M7导通，第八晶体管M8的栅极电压V1为低电平；当检测信号POR0为低电平时，第七晶体管M7关断，第八晶体管M8的栅极接收第一偏置电流I1，对第八晶体管M8进行充电，导致第八晶体管M8的栅极电压V1慢慢升高，经过第一反相器K1和第二反相器K2的整形作用，得到重置信号RESET。

结合图3所示，所述时钟电路30包括第九晶体管M9至第十三晶体管M13、第三反相器K3至第六反相器K6、第一与非门G1和第二与非门G2。其中，所述第九晶体管M9为PMOS管，所述第十晶体管至所述第十三晶体管M13均为NMOS管。所述第九晶体管M9的栅极接收上电复位信号POR，源极接收第二偏置电流I2，漏极与所述第十二晶体管M12的栅极连接；所述第十晶体管M10的栅极接收上电复位信号POR，源极与接地端GND连接，漏极与所述第十二晶体管M12的栅极连接；所述第十一晶体管M11的栅极与所述第一与非门G1的输出端连接，源极与接地端GND连接，漏极与所述第十二晶体管M12的栅极连接；所述第十二晶体管M12的栅极与所述第九晶体管M9的漏极连接，源极和漏极均与接地端GND连接；所述第三反相器K3至所述第五反相器K5依次串联连接在所述第一与非门G1的输出端与所述第二与非门G2的第一输入端之间；所述第十三晶体管M13的栅极与所述第四反相器K4的输出端连接，源极和漏极均与接地端GND连接；所述第六反相器K6的输入端与所述第十二晶体管M12的栅极连接，输出端与所述第一与非门G1的第一输入端连接；所述第一与非门G1的第一输入端与所述第六反相器K6的输出端连接，第二输入端与所述第二与非门G2的输出端连接，输出端输出时钟信号；所述第二与非门G2的第一输入端与所述第五反相器K5的输出端连接，第二输入端与所述第一与非门G1的输出端连接，输出端与所述第一与非门G1的第二输入端连接。

初始状态下，上电复位信号POR为低电平，第九晶体管M9导通，第十晶体管M10和第十一晶体管M11关断，第九晶体管的源极接收第二偏置电流I2，并对第十二晶体管M12进行充电，第十二晶体管M12的栅极电压V2慢慢升高，当V2大于第六反相器K6的翻转阈值时，则第六反相器输出低电平，从而第一与非门G1输出的时钟信号CLK为高电平。第十一晶体管M11接收时钟信号CLK，当时钟信号CLK为高电平时，第十一晶体管M11导通，将第十二晶体管M12的栅极电压V2下拉到低电平；同时第三反相器K3的输入端接收时钟信号CLK，再经过第四反相器K4输出高电平，对第十三晶体管M13进行充电，当第十三晶体管M13的栅极电压V3大于第五反相器K5的翻转阈值时，第五反相器K5输出低电平，从而第二与非门G2输出高电平。由于第十二晶体管M12的栅极电压V2下拉到地，第六反相器K6输出高电平，因而使第一与非门G1输出低电平。周而复始，时钟电路30产生周期翻转的时钟信号CLK。

结合图3所示，所述复位计时电路40包括计数器和第七反相器K7，其中，所述计数器的第一输入端接收重置信号RESET，第二输入端接收时钟信号CLK，输出端与所述第七反相器K7的输入端连接；所述第七反相器K7的输出端输出上电复位信号POR。

所述计数器的原理图如图4所示，由n个计数器(DFF1-DFFn)首尾级联而成，实现n位计数功能。第七反相器K7使得输出的上电复位信号POR产生一定的驱动能力。

计数器由重置信号RESET信号清零后，开始对时钟信号CLK进行计数以获得复位时间，当所述复位时间达到预设复位时间时，输出的上电复位信号POR由低电平跳变到高电平(在此之前POR一直保持为低电平)。然后将高电平的上电复位信号POR反馈给时钟电路30，控制第九晶体管M9和第十晶体管M10，关闭时钟电路30来降低功耗。

本实用新型实施例提供的上电复位电路通过电阻分压检测可以获取精确的复位阈值电压，其误差可以小于10％，而且可以通过改变电阻的阻值调整复位阈值电压；通过计数器对时钟信号进行计数来实现精确的复位时间；还通过电流偏置电路和电压检测电路共用简化的支路以及复位后关闭时钟电路来降低功耗，电路的工作电流可以降低到200nA。

本实用新型还提供一种上电复位芯片，包括上述所述的上电复位电路，其版图面积可以为0.005mm²～0.02mm²。

依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (13)

1.一种上电复位电路，其特征在于，包括：

电压检测电路，用于接收外部电源的电压变化信号，对其进行阈值检测处理，输出检测信号；

延时电路，用于接收检测信号并根据所述检测信号生成重置信号；

时钟电路，用于产生时钟信号；

复位计时电路，用于接收所述重置信号和所述时钟信号，并根据所述重置信号和时钟信号生成上电复位信号；

其中，所述时钟电路还用于接收所述上电复位信号，并根据所述上电复位信号关闭或者开启；

当检测信号发生跳变时，所述外部电源的电压值为复位阈值电压。

2.根据权利要求1所述的上电复位电路，其特征在于，还包括：

电流偏置电路，用于接收外部电源，并产生提供给所述延时电路的第一偏置电流以及提供给所述时钟电路的第二偏置电流。

3.根据权利要求2所述的上电复位电路，其特征在于，所述电流偏置电路与所述电压检测电路共用第一支路。

4.根据权利要求3所述的上电复位电路，其特征在于，所述第一支路包括：

串联连接在外部电源和接地端之间的第一晶体管、第一电阻、第二电阻以及第三电阻；

所述第一晶体管的栅极与所述第一晶体管的漏极连接，源极与外部电源连接。

5.根据权利要求4所述的上电复位电路，其特征在于，所述电压检测电路还包括第二支路，其中，所述第二支路包括第二晶体管和第三晶体管；

所述第二晶体管和所述第三晶体管串联连接在外部电源和接地端之间；

所述第二晶体管的栅极与接地端连接，源极与外部电源连接；

所述第三晶体管的栅极与第一电阻和第二电阻之间的中间节点连接，源极与接地端连接；

其中，所述第二晶体管的漏极与所述第三晶体管的漏极相连，用于输出所述检测信号。

6.根据权利要求5所述的上电复位电路，其特征在于，所述第一支路向第二支路提供检测电压，所述第二支路形成单端比较器，其中，当所述检测电压大于参考电压时，第二支路输出的检测信号发生跳变。

7.根据权利要求6所述的上电复位电路，其特征在于，复位阈值电压随着参考电压以及第一电阻和第二电阻的阻值改变。

8.根据权利要求5所述的上电复位电路，其特征在于，所述电流偏置电路还包括第三支路，所述第三支路包括第四晶体管和第五晶体管；

其中，所述第四晶体管的栅极与所述第一晶体管的栅极连接，源极与外部电源连接，漏极输出第一偏置电流；

所述第五晶体管的栅极与所述第一晶体管的栅极连接，源极与外部电源连接，漏极输出第二偏置电流。

9.根据权利要求8所述的上电复位电路，其特征在于，所述第一支路还包括第六晶体管，与所述第三电阻并联连接；

所述第六晶体管的栅极接收所述检测信号，源极与接地端连接，漏极与第二电阻和第三电阻的中间节点连接。

10.根据权利要求8或9所述的上电复位电路，其特征在于，所述延时电路包括第七晶体管、第八晶体管、第一反相器和第二反相器；

其中，所述第七晶体管的栅极接收所述检测信号，源极与接地端连接，漏极接收所述第一偏置电流；

第八晶体管的栅极与所述第七晶体管的漏极连接，源极和漏极均与接地端连接；

第一反相器的输入端与第七晶体管的栅极连接，输出端与所述第二反相器的输入端连接；

第二反相器的输入端与所述第一反相器的输出端连接，输出端输出重置信号。

11.根据权利要求8所述的上电复位电路，其特征在于，所述时钟电路包括第九晶体管至第十三晶体管、第三反相器至第六反相器、第一与非门和第二与非门，

其中，所述第九晶体管的栅极接收所述上电复位信号，源极接收所述第二偏置电流，漏极与第十二晶体管的栅极连接；

第十晶体管的栅极接收所述上电复位信号，源极与接地端连接，漏极与所述第十二晶体管的栅极连接；

第十一晶体管的栅极与所述第一与非门的输出端连接，源极与接地端连接，漏极与所述第十二晶体管的栅极连接；

所述第十二晶体管的栅极与所述第九晶体管的漏极连接，源极和漏极均与接地端连接；

所述第三反相器至第五反相器依次串联连接在所述第一与非门的输出端与所述第二与非门的第一输入端之间；

所述第十三晶体管的栅极与第四反相器的输出端连接，源极和漏极均与接地端连接；

所述第六反相器的输入端与所述第十二晶体管的栅极连接，输出端与所述第一与非门的第一输入端连接；

所述第一与非门的第一输入端与所述第六反相器的输出端连接，第二输入端与所述第二与非门的输出端连接，输出端输出所述时钟信号；

所述第二与非门的第一输入端与所述第五反相器的输出端连接，第二输入端与所述第一与非门的输出端连接，输出端与所述第一与非门的第二输入端连接。

12.根据权利要求11所述的上电复位电路，其特征在于，所述复位计时电路包括计数器和第七反相器，

其中，所述计数器的第一输入端接收所述重置信号，第二输入端接收所述时钟信号，输出端与所述第七反相器的输入端连接；

所述第七反相器的输出端输出所述上电复位信号。

13.一种上电复位芯片，其特征在于，包括如权利要求1-12任一项所述的上电复位电路，所述上电复位芯片的版图面积为0.005mm²～0.02mm²。