CN207909011U - 应用于低电压输出的自适应动态偏置ldo电路 - Google Patents

Abstract

本实用新型公开了应用于低电压输出的自适应动态偏置LDO电路，包括：控制电路，参考电压产生电路，反馈电路，负载电路，功率管M12，所述控制电路包括：PMOS管M1、M2、M3、M4、M12，NMOS管M5、M6、M7、M8、M9，电容C1、C2，所述参考电压产生电路包括：NMOS管M10、M11，运算放大器EA，基准电压电路bandgap，所述反馈电路包括：NMOS管M13、M14，所述负载电路包括：负载电容C_L，负载电阻R_L。本实用新型创造的电路结构以控制电路为核心，相对于现有的LDO电路，具有良好的负载瞬态响应能力，对电压输出适应能力强。该电路结构可广泛应用于SoC芯片。

Description

应用于低电压输出的自适应动态偏置LDO电路

技术领域

本实用新型涉及一种调节电变量或磁变量的系统，特别涉及一种LDO(LowDropout Regulator，LDO，低压差线性稳压器)电路。

背景技术

低压差线性稳压器(Low Dropout Regulator，LDO)电路被广泛地应用于现代电子设备，用来提供不受供电电压变化和负载变化的稳定电压。典型的应用场景如在生物医学中的应用，这类设备一般比较小型，电源一般为蓄电池，因此提高蓄电池的寿命，对这类小型电子设备的意义尤其重大。当设备处于空闲状态、待机模式或睡眠模式时，LDO电路可以提供超低的静态电流来减小功耗。

典型LDO结构如图1所示，包括：基准电压V_ref、误差放大器EA、功率管a1、电阻分压器a2、电流源a3。该LDO电路通过电阻分压器a2自动检测输出电压Vout，误差放大器EA不断调整电流源a3从而维持输出电压Vout稳定在额定电压上。该结构的LDO电路存在负载瞬态响应能力不强，无法对输出的电压快速反应的问题。

实用新型内容

本实用新型的目的是：提供一种反应和对电压输出适应能力强的LDO电路。

本实用新型解决其技术问题的解决方案是：应用于低电压输出的自适应动态偏置LDO电路，包括：控制电路，参考电压产生电路，反馈电路，负载电路，功率管M12；所述控制电路包括：PMOS管M1、M2、M3、M4、M12，NMOS管M5、M6、M7、M8、M9，电容C1、C2，所述M1、M2、M3、M4、M12的源极均与电源VDD连接，所述M1的栅极与M2的栅极连接，所述M1的漏极与M8的漏极连接，所述M2的栅极与其的漏极连接，所述M2的漏极与所述M5的漏极连接，所述M5的栅极分别与电容C1的一端，反馈电路的反馈电压端a连接，所述电容C1的另一端与M12的漏极连接，所述M5的源极分别与M6的源极、M7的漏极连接，所述M6的漏极分别与M3的漏极，M4的漏极，M12的栅极连接，所述M6的栅极与参考电压产生电路的参考电压端b连接，所述M3的栅极与M4的栅极连接，所述M3的栅极与其的漏极连接，所述M4的栅极与其的漏极连接，所述M4的漏极分别与M9的漏极，M7的栅极，C2的一端连接，所述M9的栅极与M8的栅极连接，所述M8的栅极与其的漏极连接，所述M7、M8、M9、C2的另一端分别对地连接，所述M1、M2、M3、M4、M12的衬底均与电源VDD连接，所述M5、M6、M7、M8、M9的衬底均与地连接；所述参考电压产生电路包括：NMOS管M10、M11，运算放大器EA，基准电压电路bandgap，所述基准电压电路bandgap可输出1.25V的基准电压，所述基准电压电路bandgap的输出端与运算放大器EA的同相输入端连接，所述运算放大器EA的反相输入端与其的输出端连接，所述运算放大器EA的输出端分别与M10的栅、源极连接，所述M10的栅极与M11的栅极连接，所述M10的源极与M11的漏极连接，M10的源极与M11的漏极的连接点为参考电压产生电路2的参考电压端b，所述M11的源极、衬底，M10的衬底分别对地连接；所述反馈电路包括：NMOS管M13、M14，所述M13的漏、栅极与所述应用于低电压输出的自适应动态偏置LDO电路的输出端c连接，所述M13栅极与M14的栅极连接，M13的源极与M14的漏极连接，所述M13的源极与M14的漏极的连接点为所述反馈电压端a，所述M14的源极、衬底，M13的衬底分别对地连接；所述负载电路包括：负载电容C_L，负载电阻R_L，所述C_L一端连接所述输出端c，另一端对地连接，所述R_L与C_L并接。

进一步，所述M12为PMOS功率管。

进一步，所述基准电压电路bandgap为带隙基准电路。

本实用新型的有益效果是：本发明创造的电路结构以控制电路为核心，相对于现有的LDO电路，具有良好的负载瞬态响应能力，对电压输出适应能力强。该电路结构可广泛应用于SoC芯片。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单说明。显然，所描述的附图只是本实用新型的一部分实施例，而不是全部实施例，本领域的技术人员在不付出创造性劳动的前提下，还可以根据这些附图获得其他设计方案和附图。

图1是背景技术中典型的LDO电路的结构示意图；

图2是是本发明创造的LDO电路结构示意图；

图3是当输出电压Vout升高时控制电路的控制环路变化情况；

图4是当输出电压Vout降低时控制电路的控制环路变化情况。

具体实施方式

以下将结合实施例和附图对本实用新型的构思、具体结构及产生的技术效果进行清楚、完整地描述，以充分地理解本实用新型的目的、特征和效果。显然，所描述的实施例只是本实用新型的一部分实施例，而不是全部实施例，基于本实用新型的实施例，本领域的技术人员在不付出创造性劳动的前提下所获得的其他实施例，均属于本实用新型保护的范围。另外，文中所提到的所有联接/连接关系，并非单指构件直接相接，而是指可根据具体实施情况，通过添加或减少联接辅件，来组成更优的联接结构。本发明创造中的各个技术特征，在不互相矛盾冲突的前提下可以交互组合。

实施例1，下面结合附图对本发明创造进行进一步阐述。

参考图2，应用于低电压输出的自适应动态偏置LDO电路，包括：控制电路1，参考电压产生电路2，反馈电路3，负载电路4，功率管M12，所述M12为PMOS功率管；所述控制电路1包括：PMOS管M1、M2、M3、M4、M12，NMOS管M5、M6、M7、M8、M9，电容C1、C2，所述M1、M2、M3、M4、M12的源极均与电源VDD连接，所述M1的栅极与M2的栅极连接，所述M1的漏极与M8的漏极连接，所述M2的栅极与其的漏极连接，所述M2的漏极与所述M5的漏极连接，所述M5的栅极分别与电容C1的一端，反馈电路3的反馈电压端a连接，所述电容C1的另一端与M12的漏极连接，所述M5的源极分别与M6的源极、M7的漏极连接，所述M6的漏极分别与M3的漏极，M4的漏极，M12的栅极连接，所述M6的栅极与参考电压产生电路2的参考电压端b连接，所述M3的栅极与M4的栅极连接，所述M3的栅极与其的漏极连接，所述M4的栅极与其的漏极连接，所述M4的漏极分别与M9的漏极，M7的栅极，C2的一端连接，所述M9的栅极与M8的栅极连接，所述M8的栅极与其的漏极连接，所述M7、M8、M9、C2的另一端分别对地连接，所述M1、M2、M3、M4、M12的衬底均与电源VDD连接，所述M5、M6、M7、M8、M9的衬底均与地连接；所述参考电压产生电路2包括：NMOS管M10、M11，运算放大器EA，基准电压电路bandgap，所述基准电压电路bandgap可输出1.25V的基准电压，所述基准电压电路bandgap的输出端与运算放大器EA的同相输入端连接，所述运算放大器EA的反相输入端与其的输出端连接，所述运算放大器EA的输出端分别与M10的栅、源极连接，所述M10的栅极与M11的栅极连接，所述M10的源极与M11的漏极连接，M10的源极与M11的漏极的连接点为参考电压产生电路2的参考电压端b，所述M11的源极、衬底，M10的衬底分别对地连接；所述反馈电路3包括：NMOS管M13、M14，所述M13的漏、栅极与所述应用于低电压输出的自适应动态偏置LDO电路的输出端c连接，所述M13栅极与M14的栅极连接，M13的源极与M14的漏极连接，所述M13的源极与M14的漏极的连接点为所述反馈电压端a，所述M14的源极、衬底，M13的衬底分别对地连接；所述负载电路4包括：负载电容C_L，负载电阻R_L，所述C_L一端连接所述输出端c，另一端对地连接，所述R_L与C_L并接。

作为优化，所述基准电压电路bandgap为带隙基准电路。可提高基准电压电路bandgap的电压稳定度。

下面对本发明创造的LDO电路进行定量分析：

反馈电压端a处的反馈电压Vfb是随输出端c的输出电压Vout同步变化的。由图2可知M13的连接方式为二极管连接，因此处于饱和区，M14可能处于饱和区，也可能处于线性区。

1.1假设M14处于饱和区，通过M13的的电流I₁₃，通过M14的电流I₁₄。

V_GS11＝V_out (3)

V_GS10＝V_out-V_fb (4)

I₁₃＝I₁₄ (5)

其中K_i＝μ_n,pC_ox(W/L)_i i＝1,2…

由式(1)(2)(3)(4)(5)得

对式(6)求导得

1.2当M14工作在三极管区的时候，其电流公式为

V_DS14＝V_fb (9)

由式(1)(5)可得

由式(3)(4)(8)(9)(10)可得

对式(11)求导可得

Vout是输出电压，Vfb是反馈电压，V_GS是MOS管的栅源电压，V_DS是CMOS晶体管的漏源电压。V_TH是CMOS管的阈值电压。μn是电子的迁移率，μp是空穴的迁移率。Cox是单位面积栅电容。W是导电沟道宽度，L是导电沟道长度，(W/L)是CMOS晶体管的宽长比。

在式(7)中我们可以通过调节M13和M14宽长比，使它的值大于零，而式(12)其值大于零。因此，由式(7)和(12)可以看出，反馈电压Vfb与输出电压Vout之间的导数为正，因此它们之间呈正比关系。反馈电压Vfb随输出电压Vout的变化而变化。

参考电压产生电路2：

参考电压产生电路2中M10、M11和M13、M14组成的电路结构相同，基准电压电路bandgap提供的电压为1.25V，M10、M11工作在饱和区，因此参考电压端b的电压Vref：

由式(13)可知，参考电压产生电路2可以产生小于1.25V的参考电压Vref。从而使LDO电路输出电压范围摆脱反馈系数限制。

控制电路1：

如图2所示，M5、M2为采用二极管连接的共源级电路。流经M5的电流为

V_GS5＝V_fb (15)

由式(14)(15)可得流经M5的电流为

I₅＝I₈ (17)

由对反馈电路3的分析可知，当输出电压Vout升高时，反馈电压端a的反馈电压Vfb升高，由式(16)可知流经M5的电流增大；当输出电压Vout降低时，反馈电压端a的反馈电压Vfb降低，式(16)可知流经M5的电流减小。

因为M1、M2构成电流镜结构，因此，流经M8的电流与流经M5的电流相等，且流经M5的电流增大，流经M8的电流就增大，流经M5的电流减小，流经M8的电流就减小。又M8的连接方式为二极管连接，其相当于一个小信号电阻。设M8的阻值为RM8，则M9的栅极电压为

V_GS9＝I₈R_M8 (18)

M9、M4组成以电流源为负载的共源级电路，其中输出为M7的栅极电压。M4相当于电流源，其阻值为1/g₄，流经M9的电流为

M7的栅极电压为

V_GS7＝VDD-I₉(1/g₄) (20)

由式(17)(19)(20)可得

由式(21)可知当流经M8的电流增大时，M7的栅极电压降低，当M8的电流减小时，M7的栅极电压升高。

流经M7的电流为

当M7的栅极电压升高时，流经M7的电流增大；当M7的电压降低时，流经M7的电流减小。

又由图2可知流经M7的电流等于流经M5的电流和流经M6的电流之和，即

I₇＝I₅+I₆ (23)

由以上分析可得，当流经M5的电流增大时，流经M7的电流减小，由式(23)可知，流经M6的电流减小；当流经M5的电流减小时，流经M7的电流增大，由式(23)可知，流经M6的电流增大。

由式(23)可知，当流经M7的电流I7不变时，流经M5的电流增大，则流经M6的电流减小，反之亦然。而M7的栅极电压为动态电压，其电流的变化趋势和M6相同，因此可以对输出电压的变化反应更加灵活迅速。

功率管M12：

由图2可知，M3为二极管连接的方式，可以看作小信号电阻，设其阻值为RM3，则可得功率管M12的栅极电压为：

V_GS12＝I₆R_M3 (24)

流经M12的电流为：

又输出电压为

V_out＝I₁₂·Z_out (26)

Zout为输出阻抗。

设流经M6的电流变化为ΔI6，则由式(24)(25)(26)可得

由式(27)可知当流经M6的电流I6减小，ΔI6为负，输出电压降低，恢复正常状态；可知当流经M6的电流I6增大，ΔI6为正，输出电压升高，恢复正常状态。

综上，参考图3，当输出电压Vout升高时，控制电路1的控制环路的变化如下：由对反馈电路3的分析可知反馈电压Vfb随之升高，M5的栅极电压也随之升高，由式(16)可知流经M5的电流增大。M1、M2构成电流镜结构，因此流经M8的电流增大。流经M8的电流增大，由式(21)可知M7的栅极电压降低，因此流经M7的电流减小。又因为流经M5的电流和流经M6的电流等于流经M7的电流，因此当流经M5的电流增大时，流经M6的电流减小，又有流经M7的电流减小，则流经M6电流的减小更加迅速。流经M6的电流减小，由式(27)可知输出电压Vout降低，恢复正常。其中，图3中箭头向上的辅助标记指的是该处的电流增大，箭头向下的辅助标记指的是该处的电流减小，上隆起的辅助标记指的是该处的电压升高，下隆起的辅助标记指的是该处的电压降低。

参考图4，当输出电压Vout降低时，控制电路1的控制环路变化如下：由对反馈电路的分析可知反馈电压Vfb随之降低，M5的栅极电压也随之降低，由式(16)可知流经M5的电流减小。M1、M2构成电流镜结构，因此流经M8的电流减小。流经M8的电流减小，由式(21)可知M7的栅极电压升高，因此流经M7的电流增大。又因为流经M5的电流和流经M6的电流等于流经M7的电流，因此当流经M5的电流减小时，流经M6的电流增大，又有流经M7的电流增大，则流经M6电流的增大更加迅速。流经M6的电流增大，由式(27)可知输出电压Vout升高，恢复正常。其中，图4中箭头向上的辅助标记指的是该处的电流增大，箭头向下的辅助标记指的是该处的电流减小，上隆起的辅助标记指的是该处的电压升高，下隆起的辅助标记指的是该处的电压降低。

通过仿真测试可知，本发明创造的LDO电路相对于传统的LDO电路具有良好的负载瞬态响应能力，对电压输出适应能力强。

以上对本实用新型的较佳实施方式进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可做出种种的等同变型或替换，这些等同的变型或替换均包含在本申请权利要求所限定的范围内。

Claims (3)

1.应用于低电压输出的自适应动态偏置LDO电路，其特征在于，包括：控制电路(1)，参考电压产生电路(2)，反馈电路(3)，负载电路(4)，功率管M12；

所述控制电路(1)包括：PMOS管M1、M2、M3、M4、M12，NMOS管M5、M6、M7、M8、M9，电容C1、C2，所述M1、M2、M3、M4、M12的源极均与电源VDD连接，所述M1的栅极与M2的栅极连接，所述M1的漏极与M8的漏极连接，所述M2的栅极与其的漏极连接，所述M2的漏极与所述M5的漏极连接，所述M5的栅极分别与电容C1的一端，反馈电路(3)的反馈电压端a连接，所述电容C1的另一端与M12的漏极连接，所述M5的源极分别与M6的源极、M7的漏极连接，所述M6的漏极分别与M3的漏极，M4的漏极，M12的栅极连接，所述M6的栅极与参考电压产生电路(2)的参考电压端b连接，所述M3的栅极与M4的栅极连接，所述M3的栅极与其的漏极连接，所述M4的栅极与其的漏极连接，所述M4的漏极分别与M9的漏极，M7的栅极，C2的一端连接，所述M9的栅极与M8的栅极连接，所述M8的栅极与其的漏极连接，所述M7、M8、M9、C2的另一端分别对地连接，所述M1、M2、M3、M4、M12的衬底均与电源VDD连接，所述M5、M6、M7、M8、M9的衬底均与地连接；

所述参考电压产生电路(2)包括：NMOS管M10、M11，运算放大器EA，基准电压电路bandgap，所述基准电压电路bandgap可输出1.25V的基准电压，所述基准电压电路bandgap的输出端与运算放大器EA的同相输入端连接，所述运算放大器EA的反相输入端与其的输出端连接，所述运算放大器EA的输出端分别与M10的栅、源极连接，所述M10的栅极与M11的栅极连接，所述M10的源极与M11的漏极连接，M10的源极与M11的漏极的连接点为参考电压产生电路(2)的参考电压端b，所述M11的源极、衬底，M10的衬底分别对地连接；

所述反馈电路(3)包括：NMOS管M13、M14，所述M13的漏、栅极与所述应用于低电压输出的自适应动态偏置LDO电路的输出端c连接，所述M13栅极与M14的栅极连接，M13的源极与M14的漏极连接，所述M13的源极与M14的漏极的连接点为所述反馈电压端a，所述M14的源极、衬底，M13的衬底分别对地连接；

所述负载电路(4)包括：负载电容C_L，负载电阻R_L，所述C_L一端连接所述输出端c，另一端对地连接，所述R_L与C_L并接。

2.根据权利要求1所述的应用于低电压输出的自适应动态偏置LDO电路，其特征在于：所述M12为PMOS功率管。

3.根据权利要求1或2所述的应用于低电压输出的自适应动态偏置LDO电路，其特征在于：所述基准电压电路bandgap为带隙基准电路。