CN207706213U - 无需时钟频率的fsk解调装置 - Google Patents

Abstract

本实用新型公开了一种无需时钟频率的FSK解调装置，包括：过零比较器、锁相环、迟滞比较器和解调输出模块；过零比较器的输入端与接收端的接收线圈相连，锁相环的输入端与过零比较器的输出端相连，锁相环的输出端输出时钟信号；锁相环包括鉴频鉴相器、电荷泵、第一开关、第二开关、低通滤波器、分频器、压控振荡器、检测电路和校准逻辑；检测电路分别与鉴频鉴相器的输出端和校准逻辑的输入端相连，校准逻辑的一输出端与压控振荡器的一输入端相连，校准逻辑的另两个输出端分别与第一开关和第二开关相连。通过本实用新型的技术方案，实现了载波频率频差小的FSK调制信号的解调，无需额外的时钟，同时提高了对不同频率信号解调的兼容性。

Description

无需时钟频率的FSK解调装置

技术领域

本实用新型涉及信号解调技术领域，尤其涉及一种无需时钟频率的FSK解调装置。

背景技术

在很多通信领域的应用中，特别是无线充电领域，其联盟Qi标准规定该系统中TX(输出端)到RX(接收端)的通信使用二相频移键控(2FSK)的方式实现。逻辑“1”表示第一载波频率(如工作频率Fop)，逻辑“0”表示第二载波频率(如调制频率Fmod)，且1个比特有一定数量的周期(如512或256个周期)，同时规定载波频率Fop和调制频率Fmod之间的时间差：最小值为31.25ns，最大值为282ns；(以32MHz的周期为最小时间单元，可选择1-9个周期的任意值以实现不同的调制深度)。

在现有的方法和技术中，先将接收到的信号转变为方波，然后使用计数器对方波计数，在规定的时间段内记录方波数量的变化，进而判别对应不同的频率，然后对所选频率对应的“0”和“1”进行解码。很明显，如果两个频率—载波频率Fop和调制频率Fmod的频差很小，要把这两个频率准确无误的区分开来，计数器参考时钟的频率就会很大，增加整个系统的开销，更甚在技术上会难以实现。例如，一种申请号为201410857774.4的发明专利，公开了一种FSK(Frequency-shift keying，频移键控)解调器，基于计数器/计时器的FSK解调器能以现有的微控制器技术容易地实现系统时钟频率，避开了其论述128MHz的时钟频率用当时的微控制器技术难以实现的弊端。也有改进的技术中，将载波频率和调制频率之间交替变化的频率作为处理对象，虽然可以大大降参考时钟的频率，但对FSK调制信号的解调依然离不开时钟，离不开微控制器。

例如一种申请号为201511008415.4的发明专利，公开了一种无线充电设备中FSK信号的解调电路。其解调电路使用了周期点数计数模块和周期点数处理模块，固定256和周期之和为处理对象，每检测一个周期结束，输出一次最近的256个周期计数之和，之后对该和值做处理和判断，这样，使得解调电路的数字部分仅采用2M的时钟频率即可实现对FSK信号的解调。

但是，现有技术中，对FSK调制信号的解调方法均需要依赖时钟和微控制器才能实现，对于一些简单无时钟的系统则不能适用。

实用新型内容

针对上述问题中存在的不足之处，本实用新型提供了一种无需时钟频率的FSK解调装置，利用锁相环动态地对FSK调制信号的频率进行跟踪，实现载波频率频差小的FSK调制信号解调，无需额外的时钟，避免了使用复杂的包络放大器，同时采用频率校准的方式对应不同的工作线圈，提高了对不同频率信号解调的兼容性。

为实现上述目的，本实用新型提供了一种无需时钟频率的FSK解调装置，包括：过零比较器、锁相环、迟滞比较器和解调输出模块；所述过零比较器的输入端与所述接收端的接收线圈相连，所述锁相环的输入端与所述过零比较器的输出端相连，所述锁相环的输出端输出时钟信号；所述锁相环包括鉴频鉴相器、电荷泵、第一开关、第二开关、低通滤波器、分频器、压控振荡器、检测电路和校准逻辑；所述鉴频鉴相器的一输入端与所述过零比较器的输出端相连，另一输入端与所述分频器的输出端相连，所述电荷泵的输入端与所述鉴频鉴相器的输出端相连，所述第一开关的两端分别与所述电荷泵的输出端和所述低通滤波器的输入端相连，所述第二开关一端连接在所述低通滤波器与所述第一开关相连的一端，另一端输入参考电压；所述压控振荡器的一输入端与所述低通滤波器的输出端相连，所述压控振荡器的一输出端输出时钟信号，所述压控振荡器的又一输出端与所述分频器的输入端相连；所述检测电路一端与所述鉴频鉴相器的输出端相连，另一端与所述校准逻辑的输入端相连，所述校准逻辑的一输出端与所述压控振荡器的一输入端相连，所述校准逻辑的另两个输出端分别与所述第一开关和所述第二开关相连；所述迟滞比较器的一输入端与所述低通滤波器的输出端相连，另一输入端输入参考电压，所述迟滞比较器的输出端与所述解调输出模块相连。

与现有技术相比，本实用新型的有益效果为：通过使用小增益的压控振荡器，实现了载波频率频差小的二进制FSK解调，无需额外的时钟，还能提供时钟频率供其他模块使用，同时避免了复杂的包络放大器，降低了开销。此外，采用频率校准的方式对应不同的工作线圈，提高了对不同频率信号解调的兼容性，能够兼容不同的发射端产品。

附图说明

图1为本实用新型一种实施例公开的无需时钟频率的FSK解调装置的结构示意图；

图2为本实用新型一种实施例公开的无需时钟频率的FSK解调装置的信号流示意图；

图3为本实用新型一种实施例公开的压控振荡器的电路原理示意图。

图中，各组件与附图标记之间的对应关系为：

10.接收线圈，11.过零比较器，12.锁相环，121.鉴频鉴相器，122.电荷泵，123.低通滤波器，124.压控振荡器，125.分频器，13.迟滞比较器，14.解调输出模块，15.校准逻辑，16.检测电路。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

下面结合附图对本实用新型做进一步的详细描述：

如图1和图2所示，根据本实用新型提供的一种无需时钟频率的FSK解调装置，包括：过零比较器11、锁相环12、迟滞比较器13和解调输出模块14；过零比较器11的输入端与接收端的接收线圈10相连，锁相环12的输入端与过零比较器11的输出端相连，锁相环12的输出端输出时钟信号；锁相环12包括鉴频鉴相器121、电荷泵122、第一开关、第二开关、低通滤波器123、分频器125、压控振荡器124、检测电路16和校准逻辑15；鉴频鉴相器121的一输入端与过零比较器11的输出端相连，另一输入端与分频器125的输出端相连，电荷泵122的输入端与鉴频鉴相器121的输出端相连，第一开关的两端分别与电荷泵122的输出端和低通滤波器123的输入端相连，第二开关一端连接在低通滤波器123与第一开关相连的一端，另一端输入参考电压；压控振荡器124的一输入端与低通滤波器123的输出端相连，压控振荡器124的一输出端输出时钟信号，压控振荡器124的又一输出端与分频器125的输入端相连；检测电路16一端与鉴频鉴相器121的输出端相连，另一端与校准逻辑15的输入端相连，校准逻辑15的一输出端与压控振荡器124的一输入端相连，校准逻辑15的另两个输出端分别与第一开关和第二开关相连；迟滞比较器13的一输入端与低通滤波器123的输出端相连，另一输入端输入参考电压，迟滞比较器13的输出端与解调输出模块14相连。

在该实施例中，无需时钟频率的FSK解调装置能够应用于近场通信领域，如无线充电系统中。无线充电系统的发射端发射功率采用脉冲宽度调制(PWM)技术，但不论发射线圈还是接收线圈10感应的波形都是正弦波。在利用上述实施例中无需时钟频率的FSK解调装置对接收线圈10接收到的信号进行解调的过程中，确保PLL(Phase Locked Loop，锁相环)中的压控振荡器124的增益足够低，保证频率差异小的调制信号对应的控制电压差依然较大，足够比较器比较出来。解调过程主要包括以下步骤：(1)对锁相环12中压控振荡器124进行校准粗调，锁定接收线圈10对应的工作频率；(2)FSK调制信号作为锁相环12的参考频率，锁相环12对其进行动态跟踪；(3)将锁相环12中压控振荡器124的输入电压输出给迟滞比较器13，完成调制信号解调；(4)解调信号处理并输出。该方法确保压控振荡器124的小增益，即可实现载波频率频差小(例如0.3kHz)的二进制FSK调制信号的解调，无需额外的时钟，还能提供时钟频率供其他模块使用，同时避免复杂的包络放大器，降低了开销。在上述FSK调制信号的解调过程中，此解调电路用于无线充电系统的接收端，接收线圈10上感应到的正弦波信号，经过过零比较器11变为脉动波形，然后作为PLL的输入参考频率，进入动态跟踪FSK调制信号频率的步骤。

在该实施例中，锁相环12作为是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。PLL由鉴频鉴相器121、电荷泵122、低通滤波器123、压控振荡器124(VCO)、分频器125、校准逻辑15和检测电路16组成，其中，VCO可以是模块、IC(集成电路)，也可由分立元件来制成。

具体地，PLL的工作可以分为校准模式和锁定模式两种工作状态。开关S1、S2由校准逻辑15控制。校准逻辑15通过数字逻辑实现，包含搜索算法。

当PLL工作在校准模式时，开关S2导通、S1断开，校准逻辑15的输出控制字K控制压控振荡器124的电流，从而控制压控振荡器124的输出频率；检测电路16根据鉴频鉴相器121的输出判断压控振荡器124的振荡频率是超前还是滞后于目标锁定频率，从而改变校准逻辑15的输出控制字K(压控振荡器124的电流控制字)；校准逻辑15通过搜索算法(如二进制搜索)确定输出控制字K。检测电路16能够通过数字逻辑实现。当校准逻辑15的搜索次数达到最大值后，校准逻辑15控制开关S1导通、S2断开，PLL进入锁定模式。

鉴频鉴相器121有两个输入，分别是过零比较器11的输出信号和压控振荡器124经过分频器125后的输出信号，在二者相位差和频率差不是很大的情况下，鉴频鉴相器121的输出与两输入信号之差成正比，鉴频鉴相器121的输出信号通过低通滤波器123对高频杂波进行滤除，后进入压控振荡器124，压控振荡器124的输出频率随其输入电压的改变而改变。电荷泵122用于对鉴频鉴相器121输出的信号进行转换，电荷泵122输出的电压信号是稳定电压，减小了鉴频鉴相器121输出信号的抖动或不稳定对压控振荡器124造成影响。

如图3所示，在该实施例中，压控振荡器124采用电流充放电的形式产生频率，电流I2对电容C1充放电形成稳定的锯齿波，电流I2分为两部分，一部分电流I_DAC受控于K(K为Nbit电流控制字，由校准逻辑15给出)，用于校准频率等于接收线圈10的工作频率Fop；需要说明的是虽然协议规定工作频率为87～205kHz的范围，但是针对一定的线圈，工作频率是定的，如Fop＝140kHz(+/-5kHz)，电流I_DAC不仅要覆盖协议规定的频率范围，还要覆盖工艺角、电源、温度引入的变化范围(兼容多线圈使用，不同的发射产品)。

另一部分电流Ictrl受控于Vctrl，来自PLL环路中低通滤波器123的输出电压，用来跟踪调制信号的频率Fmod，即完成步骤(2)操作。协议中规定调制深度以32MHz的周期为最小单元，分为4档，覆盖约为1～9个32MHz的周期，可计算调制频率和工作频率的频差约为0.3kHz～16kHz，适当调整两部分电流和充电电容C1以及PLL环路中的分频比N，可实现压控振荡器124小增益的要求。

在上述实施例中，优选地，将参考电压设置为几档，与不同线圈的工作频率相对应，能够兼容不同线圈。参考电压和对应频率可编成码表选择(如1v对应100k，1.5v对应120k，2v对应140k，2.5v对应180k等，不同的对应关系可以通过仿真PLL，查询分频器125的输出频率和低通滤波器123的输出电压来进行确定)。

在很多应用领域中，FSK调制的载波频率和调制频率的变化是有时间或者周期要求的，如无线充电领域的Qi标准规定：FSK调制信号的1比特数据的周期是512个载波频率周期，如图1中所示低通滤波器123的输出电压的周期为512个载波频率周期，可计算频率小于0.5kHz，所以对迟滞比较器13的速度要求较低，在步骤(2)的叙述，迟滞比较器13能够比较容易的实现不同电压到0/1代码的转换，避免了复杂的包络放大器的使用。

在上述实施例中，优选地，在解调输出模块14对解调信号输出过程中，加入至少一个滤波电路，用于去毛刺或去噪音等，滤波之后输出解调信号，增加了输出信号的质量。

以上所述为本实用新型的实施方式，考虑到现有技术中对FSK调制信号的解调方法均需要依赖时钟和微控制器才能实现的技术问题，本实用新型提出了一种无需时钟频率的FSK解调装置，利用锁相环动态地对FSK调制信号的频率进行跟踪，实现载波频率频差小的FSK调制信号解调，无需额外的时钟，避免了使用复杂的包络放大器，同时采用频率校准的方式对应不同的工作线圈，提高了对不同频率信号解调的兼容性。

以上仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (1)

1.一种无需时钟频率的FSK解调装置，用于对无线充电系统的接收端的接收信号进行解调，其特征在于，包括：过零比较器、锁相环、迟滞比较器和解调输出模块；

所述过零比较器的输入端与所述接收端的接收线圈相连，所述锁相环的输入端与所述过零比较器的输出端相连，所述锁相环的输出端输出时钟信号；

所述锁相环包括鉴频鉴相器、电荷泵、第一开关、第二开关、低通滤波器、分频器、压控振荡器、检测电路和校准逻辑；

所述鉴频鉴相器的一输入端与所述过零比较器的输出端相连，另一输入端与所述分频器的输出端相连，所述电荷泵的输入端与所述鉴频鉴相器的输出端相连，所述第一开关的两端分别与所述电荷泵的输出端和所述低通滤波器的输入端相连，所述第二开关一端连接在所述低通滤波器与所述第一开关相连的一端，另一端输入参考电压；

所述压控振荡器的一输入端与所述低通滤波器的输出端相连，所述压控振荡器的一输出端输出时钟信号，所述压控振荡器的又一输出端与所述分频器的输入端相连；

所述检测电路一端与所述鉴频鉴相器的输出端相连，另一端与所述校准逻辑的输入端相连，所述校准逻辑的一输出端与所述压控振荡器的一输入端相连，所述校准逻辑的另两个输出端分别与所述第一开关和所述第二开关相连；

所述迟滞比较器的一输入端与所述低通滤波器的输出端相连，另一输入端输入参考电压，所述迟滞比较器的输出端与所述解调输出模块相连。