CN207587389U - 一种非易失性存储器的读取电路 - Google Patents
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Abstract
本实用新型目的在于提供一种结构简单、读取速度快的非易失性存储器读取电路。根据本实用新型的一方面，提供一种非易失性存储器的读取电路，其中，包括：多个参考支路，每个参考支路提供一个参考电压；存储单元支路，与参考支路并联在电源电压与地之间并且互为镜像，存储单元支路包括存储单元，存储单元设置成可提供多个不同的存储电压；多个输出单元，分别连接到多个参考支路，用于至少根据来自多个参考支路的参考电压来产生多个结果电压。根据本实用新型的另一方面，还提供一种非易失性存储器的读取方法，包括：向存储单元支路中的存储单元施加读取电压，控制多个参考支路和存储单元支路导通，根据多个输出单元提供的多个结果电压生成读取结果。
Description
技术领域
本实用新型涉及存储技术，更具体地说，本实用新型涉及一种存储器读取电路。
背景技术
在现有的电子设备中，已经广泛地采用存储器来存储程序和数据。诸如手机、平板之类的移动终端的存储器的容量已经高达64G或更高。存储容量的提高有利于在移动终端中安装更多的应用软件，存储更多的文件、照片和视频等内容，并且可以支持运行更为复杂的系统功能，以满足用户越来越高的要求。随着存储器在移动终端中的应用越来越多，希望存储器的存储密度不断增大、功耗不断减小。
然而，在上述存储器的技术发展过程中，存储器的特征尺寸也在不断减小，工作电压在不断降低。存储装置所能存储的数字信息也随着技术的发展而增大，在历史上，存储器中的信息密度已经通过缩小装置尺寸和增大集成度而增大。通过在每个存储“单元”中存储多于1位的信息，也可增大信息密度。
当单个存储单元存储的数据从原来的单个比特变为2比特或者更高比特时，其数据的读出就需要相对应的读出电路才可读出数据，因此其存储单元的读取电路也要发生相应的改变。
实用新型内容
有鉴于此，本实用新型的目的是提供一种多比特闪存的读取电路。
根据本实用新型的一方面，提供一种非易失性存储器的读取电路，其中，包括：
多个参考支路，每个参考支路提供一个参考电压；
存储单元支路，与参考支路并联在电源电压与地之间并且互为镜像，存储单元支路包括存储单元，存储单元设置成可提供多个不同的存储电压；
多个输出单元，分别连接到多个参考支路，用于至少根据来自多个参考支路的参考电压来产生多个结果电压。
优选地，每个参考支路包括在电源电压与地之间依次串联的第一晶体管、第二晶体管和第三晶体管，第一晶体管的源极和栅极相连，第二晶体管的栅极接收钳位电压，第三晶体管的栅极接收与该参考支路对应的镜像电压，第一晶体管与第二晶体管之间的节点提供与该参考支路对应的参考电压。
优选地，每个参考支路的第三晶体管具有一个阈值电压，阈值电压与存储单元可提供的多个不同存储电压之一相对应。
优选地，存储单元支路包括在电源电压与地之间依次串联的第四晶体管、第五晶体管和存储晶体管，第四晶体管的源极和栅极互连并且与第一晶体管的栅极相连，第五晶体管的栅极接收钳位电压，存储晶体管的栅极接收读取电压，存储晶体管具有多个可编程阈值电压以能够提供多个不同的存储电压，存储电压在存储晶体管与第四晶体管之间的节点处被提供。
优选地，还包括镜像电压产生电路，镜像电压产生电路包括：
多个参考电流源，多个参考电流源之间互为镜像，分别与多个参考支路相连，用于根据相应的参考电流为各个参考支路提供相应的镜像电压。
优选地，输出单元包括：多个反相器，分别与多个参考支路相连，用于将各个参考支路提供的参考电压反向后输出。
优选地，输出单元包括：多个比较器，每个比较器的第一输入端接与一个相应的参考支路相连以接收相应的参考电压，第二输入端与存储单元支路相连以接收存储电压，输出端提供相应的结果电压。
优选地，第一晶体管和第四晶体管为PMOS晶体管，第二晶体管和第三晶体管为NMOS晶体管。
优选地，多个参考支路的数目为4个，存储单元设置成可提供4个不同的存储电压。
优选地，非易失性存储器包括多比特非易失闪存。
根据本实用新型的另一方面，还提供一种非易失性存储器的读取方法，读取方法在上述的非易失性存储器的读取电路中执行，包括：向存储单元支路中的存储单元施加读取电压，控制多个参考支路和存储单元支路导通，根据多个输出单元提供的多个结果电压生成读取结果。
本实用新型的有益效果：
本实用新型中公开的读取电路可以读取多比特闪存，在现如今为了压缩成本，闪存的存储单元管的尺寸越来越小，一个存储单元管存储的比特数也越来越多，其读取电路也越来越复杂，本实用新型提供的非易失性存储器的读取电路，其可读取存储在一个存储单元中的多比特数据。读取电路结构简单，成本低，读取速度快。
附图说明
通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1表示本实用新型实施例的读取电路。
图2表示本实用新型实施例提供镜像电压的镜像电压产生电路。
图3表示本实用新型实施例输出单元的电路。
图4为如图3中输出单元输出端与存储数据对应表。
具体实施方式
以下公开为实施本申请的不同特征提供了许多不同的实施方式或实例。以下描述了部件或者布置的具体实施例以简化本实用新型。当然，这些仅仅是实例并不旨在限制本实用新型。
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。应当注意的是，在描述本实用新型的特定特征或方面时所使用的特定术语不应该被认为是暗示了该术语是此次被重新定义来限制为包括与本术语相关联的本实用新型的特征或方面的任何特定特性。在此次提供的描述中，阐述了多个具体细节。然而应当理解，本实用新型的实施例没有这些具体细节的情况下实践。
以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例对本实用新型进一步说明。
图1表示本实用新型实施例的读取电路，读取电路100包括：3个参考支路10，存储单元支路11，输出单元12(图中未示出)。其中，存储单元支路11与参考支路10并联在电源电压与地之间并且互为镜像，存储单元支路11包括存储晶体管N6，存储晶体管N6可提供4个不同的存储电压，分别对应存储数据00,01,10,11。
存储晶体管N9为多电平单元晶体管。晶体管N9是能够通过“编程”获得具有不同的阈值电压VT并贮存多位信息的晶体管。例如，晶体管N9是“闪存”单元，具有能够贮存电荷的浮置栅极。一个已编程的晶体管的阈值电压部分地取决于贮存在该浮置栅极上的电荷量。通过改变所贮存的电荷量，晶体管N9可以编程为多种不同电平中的一种。例如，晶体管N9可以编程到四种电平之一，以有效地在存储单元中存储两位信息。尽管本说明书中进行说明的多电平单元都编程到四种电平之一，但是本实用新型的各种实施例并不受此限制，例如，在本实用新型的某些实施例中，每个多电平单元均可编程到八种电平之一或十六种电平之一等。
为简单起见，图1表示存储阵列中的一个存储晶体管N9。在某些实施例中，该阵列包括许多行和列的单元。另外，在某些实施例中，阵列配置成块，在存储装置内包括许多块。在不脱离本实用新型的范围的情况下，存储装置可以是任何尺寸，具有任何的分级配置。
本实用新型的实施例为存储阵列中的多电平单元提供一个准确读出的读取电路。通过将该单元的漏极电流与多个固定的基准电流进行比较，确定其存储的数据。对于N个状态存储器，用与N-1个基准电压值进行比较来唯一地确定该单元的状态。图中以存储单元晶体管111为四状态存储器，其内部存储2bit数据为例进行说明。
存储单元支路11包括在电源电压与地之间依次串联的晶体管P2、晶体管N2和存储晶体管N6，晶体管P2的源极和栅极互连并且与晶体管P1的栅极相连，晶体管N2的栅极接收钳位电压CLAMP，存储单元晶体管N6的栅极接收读取电压VREAD，存储晶体管具有4个可编程阈值电压以能够提供4个不同的存储电压，存储电压在晶体管N2与晶体管P2之间的节点SA_CELL处被提供。
参考支路10包括第一参考支路101，第二参考支路102和第三参考支路103，每个参考支路提供一个参考电压。以第一参考支路101为例，其包括在电源电压与地之间依次串联的晶体管P1，晶体管N1和晶体管N5。晶体管N1的源极和栅极相连，晶体管N1的栅极接收钳位电压CLAMP，晶体管N5的栅极接收与该参考支路101对应的镜像电压IREF_01，晶体管P1与晶体管N1之间的节点SA_REF01提供与该参考支路101对应的参考电压。晶体管N5具有一个阈值电压，阈值电压与当存储单元晶体管N6的存储数据为01时可提供的电压相对应。
输出单元12可根据来自参考支路10的参考电压SA_REF01、SA_REF02、SA_REF03产生对应的多个结果电压从而得出存储晶体管N6中所存储的数据。
图2示出了用于为参考支路提供镜像电压的镜像电压产生电路，镜像电压产生电路20包括基准电流源21，第一参考电流源22，第二参考电流源23，第三参考电流源24，多个参考电流源之间互为镜像，分别与多个参考支路相连，其中，基准电流源21包括在电源电压与地之间的晶体管P5，晶体管P5的源极和栅极相连；参考电流源22、23、24分别为参考支路提供镜像电压IREF_01、IREF_10、IREF_11。以第一参考电流源22为例，其包括在电源电压与地之间依次串联的晶体管P6和晶体管N9。晶体管P6的源极和栅极相连，晶体管N9的栅极与源极相连，栅极输出镜像电压IREF_01。
图3表示本实用新型实施例的输出单元的电路图，输出单元30包括三个比较器31、32、33，读出电压SA_CELL分别接入比较器31、32、33的“﹣”输入端。
参考电压SA_REF01接入比较器31的“﹢”输入端，参考电压SA_REF10接入比较器32的“﹢”输入端，参考电压SA_REF11接入比较器33的“﹢”输入端。当“﹢”输入端电压高于“﹣”输入端时，比较器输出为高电平；当“﹢”输入端电压低于“﹣”输入端时，比较器输出为低电平。
输出单元也可为包括：多个反相器，分别与多个参考支路相连，用于将各个参考支路提供的参考电压反向后输出。
图4为如图3中输出单元输出端的电平与存储晶体管内存储数据对应表，比较情况一共为4种结果，当三个比较器输出的电平均为高电平时，存储单元晶体管中对应的存储数据为00，当SA_01输出电平为低，其余端口输出为高电平时，存储单元晶体管中对应的存储数据为01，当SA_01，SA_10,输出电平为低，SA_11输出电平为高时，对应的存储晶体管内的存储数据为10，当三个比较器输出端均为低电平时，对应的存储晶体管内的存储数据为11。
尽管本实用新型已经结合一些实施例进行了描述，但应明白，在不脱离本实用新型的精神和范围的条件下，本领域技术人员显然知道可以进行修改和变更。这样的修改和变更被认为处于在本实用新型和后附的权利要求书的范围之内。
Claims (10)
1.一种非易失性存储器的读取电路，其中，包括：
多个参考支路，每个参考支路提供一个参考电压；
存储单元支路，与所述参考支路并联在电源电压与地之间并且互为镜像，所述存储单元支路包括存储单元，所述存储单元设置成可提供多个不同的存储电压；
多个输出单元，分别连接到所述多个参考支路，用于至少根据来自所述多个参考支路的参考电压来产生多个结果电压。
2.根据权利要求1所述的非易失性存储器的读取电路，其中，每个参考支路包括在电源电压与地之间依次串联的第一晶体管、第二晶体管和第三晶体管，第一晶体管的源极和栅极相连，第二晶体管的栅极接收钳位电压，第三晶体管的栅极接收与该参考支路对应的镜像电压，所述第一晶体管与第二晶体管之间的节点提供与该参考支路对应的参考电压。
3.根据权利要求2所述的非易失性存储器的读取电路，其中，每个参考支路的第三晶体管具有一个阈值电压，所述阈值电压与所述存储单元可提供的多个不同存储电压之一相对应。
4.根据权利要求2所述的非易失性存储器的读取电路，其中，存储单元支路包括在电源电压与地之间依次串联的第四晶体管、第五晶体管和存储晶体管，第四晶体管的源极和栅极互连并且与第一晶体管的栅极相连，第五晶体管的栅极接收钳位电压，存储晶体管的栅极接收读取电压，所述存储晶体管具有多个可编程阈值电压以能够提供多个不同的存储电压，所述存储电压在所述存储晶体管与所述第四晶体管之间的节点处被提供。
5.根据权利要求1所述的非易失性存储器的读取电路，其中，还包括镜像电压产生电路，所述镜像电压产生电路包括：
多个参考电流源，所述多个参考电流源之间互为镜像，分别与所述多个参考支路相连，用于根据相应的参考电流为各个参考支路提供相应的镜像电压。
6.根据权利要求1所述的非易失性存储器的读取电路，其中，所述输出单元包括：多个反相器，分别与所述多个参考支路相连，用于将各个参考支路提供的参考电压反向后输出。
7.根据权利要求1所述的非易失性存储器的读取电路，其中，所述输出单元包括：多个比较器，每个比较器的第一输入端接与一个相应的参考支路相连以接收相应的参考电压，第二输入端与存储单元支路相连以接收存储电压，输出端提供相应的结果电压。
8.根据权利要求4所述的非易失性存储器的读取电路，其中，所述第一晶体管和第四晶体管为PMOS晶体管，所述第二晶体管和第三晶体管为NMOS晶体管。
9.根据权利要求1所述的非易失性存储器的读取电路，其中，所述多个参考支路的数目为4个，所述存储单元设置成可提供4个不同的存储电压。
10.根据权利要求1所述的非易失性存储器的读取电路，其中，所述非易失性存储器包括多比特非易失闪存。
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| CN201721926295.0U CN207587389U (zh) | 2017-12-29 | 2017-12-29 | 一种非易失性存储器的读取电路 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108053858A (zh) * | 2017-12-29 | 2018-05-18 | 珠海博雅科技有限公司 | 一种非易失性存储器的读取电路及读取方法 |
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2017
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| CP01 | Change in the name or title of a patent holder |
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