CN207475568U - 一种用于突发模式接收机的限幅放大器 - Google Patents

Abstract

本实用新型公开了一种用于突发模式接收机的限幅放大器，在突发模式接收机BM‑LA中增加了信号周期鉴别电路，通过比较输入信号的周期，能够有效地区分出噪声和有效信号，与传统仅仅检测信号幅度方法相比，可以极大地降低有效信号检测发生错误的概率。同时由于本实用新型的信号鉴别是在前导码时段进行，信号检测仅需2TB时长，时间开销很少，因此可以广泛应用在高速OLT突发模式接收机。

Description

一种用于突发模式接收机的限幅放大器

技术领域

本实用新型属于无源光网络技术领域，具体涉及一种用于突发模式接收机的限幅放大器的设计。

背景技术

无源光网络(PON)典型的上行传输采用时分多址(TDMA)方式，如图1所示，多个光网络终端(ONT)发出的光信号经光分配网络(ODN)后的合路信号进入光线路终端(OLT)，由此可见OLT端接收机工作在突发模式。

典型OLT接收机的电路架构，如图2所示，光电二极管把接收到的突发数据光信号转变成光电流，送入突发模式跨阻放大器(BM-TIA)，它的输出送入突发模式限幅放大器(BM-LA)的输入端，BM-LA对信号进行限幅放大，同时检测信号是否有效；最后，输出数据和检测信号(SD信号)到时钟和数据恢复电路(CDR)。

传统的OLT接收机BM-LA信号检测的算法，其原理是检测接收到信号的幅度，然后将其与预先设定的阈值电压进行比较，当检测到的信号幅值大于阈值，则输出检测到有效信号的逻辑电平；若小于阈值，则返回接收新的信号，输出保持未检测到有效信号逻辑。

传统的BM-LA信号检测的电路架构，如图3所示，BM-LA将接收到的信号首先经过放大器(AMP)模块进行放大，然后输出到信号幅度检测器(Signal Level Detect)模块，检测放大后信号的幅值，并将其与预先设定的阈值(Siganl Level Seting)进行比较，比较结果(Level Detect)输出到信号检测逻辑产生器(Signal Detect Generator)模块，输出SD信号给外部接口；通常SD会接到BM-LA的JAM引脚，以使能输出驱动(BUF)模块。

然而，由于光电二极管的热噪声、器件噪声以及外界的干扰，会使得在无信号输入情况下，在BM-LA的输入端接收到瞬时脉冲电压，很可能超过阈值电压，这样就会使得BM-LA在无信号输入条件下，发生检测到有效信号的错误判断，这样的错误逻辑输出给接收机系统，很可能导致OLT在TDMA工作时出现异常。目前多数应用为了降低错误的发生概率，只能把BM-LA设定的阈值电压调高，但这样会降低整个接收机的灵敏度，牺牲了光网络的传输距离。

实用新型内容

本实用新型的目的是针对传统BM-LA检测信号算法和电路架构在噪声和干扰的影响下，信号检测容易发生错误的问题，提出了一种用于突发模式接收机的限幅放大器，可以极大地降低有效信号检测错误发生的概率。

本实用新型的技术方案为：一种用于突发模式接收机的限幅放大器，包括放大器模块、信号幅度检测器模块、信号周期鉴别模块、信号检测逻辑产生器模块以及输出驱动模块；放大器模块的输入端为整个限幅放大器的输入端，其输出端分别与信号幅度检测器模块的输入端以及输出驱动模块的输入端连接；信号幅度检测器模块、信号周期鉴别模块以及信号检测逻辑产生器模块顺次连接；信号检测逻辑产生器模块的输出端与输出驱动模块的JAM引脚连接；输出驱动模块的输出端为整个限幅放大器的输出端。

其中，信号周期鉴别模块包括二分频器、延迟TDL器、延迟TUL-TDL器、延迟TS器、第一反相器、第二反相器、第三反相器、第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第一D触发器、第二D触发器、第三D触发器以及或门电路。

二分频器的CLK端口为信号周期鉴别模块的输入端，其Q端口分别与第一反相器的输入端、延迟TDL器的输入端、第三与门电路的第二输入端、第四与门电路的第二输入端以及第三D触发器的CLK端口连接；第一反相器的输出端分别与第一与门电路的第二输入端以及第二与门电路的第二输入端连接；延迟TDL器的输出端分别与第二反相器的输入端、延迟TUL-TDL器的输入端以及第四与门电路的第一输入端连接；第二反相器的输出端与第二与门电路的第一输入端连接；延迟TUL-TDL器的输出端分别与第三与门电路的第一输入端以及第三反相器的输入端连接；第三反相器的输出端与第一与门电路的第一输入端连接。

第一与门电路的输出端与第一D触发器的RST端口连接，第二与门电路的输出端与第一D触发器的CLK端口连接；第三与门电路的输出端与第二D触发器的RST端口连接，第四与门电路的输出端与第二D触发器的CLK端口连接；第一D触发器的Q端口与第五与门电路的第一输入端连接，第二D触发器的Q端口与第五与门电路的第二输入端连接；第五与门电路的输出端与延迟TS器的输入端连接，延迟TS器的输出端与或门电路的第二输入端连接，或门电路的输出端与第三D触发器的D端口连接；第三D触发器的Q端口为信号周期鉴别模块的输出端，且第三D触发器的Q端口还与或门电路的第一输入端连接。

第一D触发器的D端口和第二D触发器的D端口均与VH数字逻辑高电平连接；二分频器的RST端口和第三D触发器的RST端口均与RESET信号连接。

本实用新型的有益效果是：本实用新型的突发模式限幅放大器，其中的信号周期鉴别模块全部由基本的数字逻辑模块组成，与采用模拟模块实现的信号周期鉴别电路相比，电路架构和电路实现更加简单，不需要专门定制的模拟功能模块；并且数字模块相比模拟模块更加不容易受工艺和外部环境的影响。因此本实用新型的信号周期鉴别模块可广泛应用在各种工艺实现的OLT突发模式接收机中，并提供可靠的周期鉴别功能。

附图说明

图1所示为无源光网络典型的上行传输方式示意图。

图2所示为OLT突发模式接收机架构示意图。

图3所示为传统BM-LA信号检测电路架构示意图。

图4所示为本实用新型实施例提供的一种用于突发模式接收机的限幅放大器示意图。

图5所示为本实用新型实施例提供的单端形式信号周期鉴别模块电路架构示意图。

图6所示为本实用新型实施例提供的差分形式信号周期鉴别模块电路架构示意图。

图7所示为本实用新型实施例提供的信号周期鉴别模块在输入信号周期TB为TDL<TB<TUL输入情况下的时序图。

图8所示为本实用新型实施例提供的信号周期鉴别模块在输入信号周期TB为TDL<TUL<TB输入情况下的时序图。

图9所示为本实用新型实施例提供的信号周期鉴别模块在输入信号周期TB为TB<TDL<TUL输入情况下的时序图。

具体实施方式

现在将参考附图来详细描述本实用新型的示例性实施方式。应当理解，附图中示出和描述的实施方式仅仅是示例性的，意在阐释本实用新型的原理和精神，而并非限制本实用新型的范围。

本实用新型实施例提供了一种用于突发模式接收机的限幅放大器，如图4所示，包括放大器模块、信号幅度检测器模块、信号周期鉴别模块、信号检测逻辑产生器模块以及输出驱动模块；放大器模块的输入端为整个限幅放大器的输入端，其输出端分别与信号幅度检测器模块的输入端以及输出驱动模块的输入端连接；信号幅度检测器模块、信号周期鉴别模块以及信号检测逻辑产生器模块顺次连接；信号检测逻辑产生器模块的输出端与输出驱动模块的JAM引脚连接；输出驱动模块的输出端为整个限幅放大器的输出端。

其中，如图5所示，信号周期鉴别模块包括二分频器、延迟TDL器、延迟TUL-TDL器、延迟TS器、第一反相器、第二反相器、第三反相器、第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第一D触发器、第二D触发器、第三D触发器以及或门电路。

二分频器的CLK端口为信号周期鉴别模块的输入端，其Q端口分别与第一反相器的输入端、延迟TDL器的输入端、第三与门电路的第二输入端、第四与门电路的第二输入端以及第三D触发器的CLK端口连接；第一反相器的输出端分别与第一与门电路的第二输入端以及第二与门电路的第二输入端连接；延迟TDL器的输出端分别与第二反相器的输入端、延迟TUL-TDL器的输入端以及第四与门电路的第一输入端连接；第二反相器的输出端与第二与门电路的第一输入端连接；延迟TUL-TDL器的输出端分别与第三与门电路的第一输入端以及第三反相器的输入端连接；第三反相器的输出端与第一与门电路的第一输入端连接。

第一与门电路的输出端与第一D触发器的RST端口连接，第二与门电路的输出端与第一D触发器的CLK端口连接；第三与门电路的输出端与第二D触发器的RST端口连接，第四与门电路的输出端与第二D触发器的CLK端口连接；第一D触发器的Q端口与第五与门电路的第一输入端连接，第二D触发器的Q端口与第五与门电路的第二输入端连接；第五与门电路的输出端与延迟TS器的输入端连接，延迟TS器的输出端与或门电路的第二输入端连接，或门电路的输出端与第三D触发器的D端口连接；第三D触发器的Q端口为信号周期鉴别模块的输出端，且第三D触发器的Q端口还与或门电路的第一输入端连接。

第一D触发器的D端口和第二D触发器的D端口均与VH数字逻辑高电平连接；二分频器的RST端口和第三D触发器的RST端口均与RESET信号连接。

二分频器用于对输入信号的频率进行除2，即输出信号的周期是输入信号的2倍；其RST端口为复位端，只要该端口接收到逻辑高电平信号，则对Q端口进行复位，使其输出为逻辑低电平信号。第一反相器、第二反相器和第三反相器用于将信号的相位进行180度的相移。延迟TDL器、延迟TUL-TDL器和延迟TS器用于对输入信号延迟预设的时间输出。第一与门电路、第二与门电路、第三与门电路、第四与门电路和第五与门电路用于对输入的两个信号作逻辑与运算。或门电路用于对输入的两个信号作逻辑或运算。第一D触发器、第二D触发器和第三D触发器均采用时钟CLK上升沿触发，对D端口的输入信号采样，然后输出到Q端口，并保持到下一次时钟上升沿到来；其RST端口为复位端口，只要该端口接收到逻辑高电平信号，则对Q端口进行复位，使其输出为逻辑低电平信号。

本实用新型实施例中，信号周期鉴别模块除了采用如图5所示的单端输入单端输出电路架构，也可扩展到差分输入差分输出电路架构，如图6所示，其功能与连接关系与单端结构完全一致，只是各电路元件的输入端和输出端均采用差分形式，差分结构多数是应用在高速数据输入情形下。

本实用新型实施例提供的信号周期鉴别模块对应不同输入的时序图分别如图7～图9所示。时序图中各英文字母的含义如下：TDL表示预设时间的下限值；TUL表示预设时间的上限值；一般情况下设置TUL≤2*TDL；TB表示PON前导码的周期，TB＝2*Tb；Q1～Q10、Q1N～Q3N以及R1、R2、SD与图5中的节点名一一对应，各节点的时序关系如下：

Din为输入的PON前导码信号，其为周期TB的信号，TB＝2*Tb；

Q1为Din经过二分频器，二分频后生成的周期为2*TB信号，其正占空比为TB，其中二分频器的复位RST端口输入为RESET信号；

Q2为Q1经过延迟TDL器，即Q1延迟TDL时长的输出信号；

Q3为Q1经过延迟TDL器和延迟TUL-TDL器，即Q1延迟TUL时长的输出信号；

Q1N、Q2N、Q3N分别对应为Q1、Q2、Q3经过第一反相器、第二反相器、第三反相器的输出信号；

Q4为Q1与Q2信号经过第四与门电路逻辑与运算后的输出信号；

R1为Q1与Q3信号经过第三与门电路逻辑与运算后的输出信号；

Q5为Q1N与Q2N信号经过第二与门电路逻辑与运算后的输出信号；

R2为Q1N与Q3N信号经过第一与门电路逻辑与运算后的输出信号；

Q6为第二D触发器的输出，第二D触发器的CLK端口输入为Q4，复位RST端口输入为R1，D端口固定为VH数字逻辑高电平；

Q7为第一D触发器的输出，第一D触发器的CLK端口输入为Q5，复位RST端口输入为R2，D端口固定为VH数字逻辑高电平；

Q8为Q7与Q6信号经过第五与门电路逻辑与运算后的输出信号；

Q9为Q8经过延迟TS器，即Q8延迟TS时长的输出信号；

Q10为Q9与SD信号经过或门电路逻辑或运算后的输出信号；

SD为第三D触发器的输出，第三D触发器的CLK端口输入为Q1，复位RST端口输入为RESET信号，D端口输入为Q10。

图7为TB满足TDL<TB<TUL的时序图，也即Din的周期TB在预设定的时间TDL与TUL之间。从图7中可看出，由于TDL<TB，Q1和Q2的正脉冲有交叠，Q4为两者相与，产生的正脉冲在Q1的正脉冲宽度内；同样由于TB<TUL，Q3的正脉冲和Q1的下一个周期的正脉冲才有交叠，R1为两者相与，产生的正脉冲信号在Q1的下一个正脉冲宽度内；Q6是以Q4的正脉冲上升沿作为时钟采样信号、R1的正脉冲做复位信号的D触发器输出，产生的正脉冲以Q4上升沿开始至R1上升沿结束。同理，可由Q1N、Q2N和Q3N相与得到Q5和R2；Q7是以Q5的正脉冲上升沿作为时钟采样信号、R2的正脉冲做复位信号的D触发器输出，产生的正脉冲以Q5上升沿开始至R2上升沿结束。观察Q6和Q7两者的时序关系是，Q7与Q6相差一个TB；Q8为Q6和Q7相与，由于Q6和Q7的正脉冲宽度大于TB，两者有交叠，因此Q8正脉冲以Q7上升沿开始至Q6的正脉冲下降沿结束。Q9为Q8延迟一个较小的时长TS，为保证后级D触发器的建立保持时间；Q10为Q9和SD信号相或；SD是以Q10作为数据输入，Q1的正脉冲上升沿作为时钟采样信号的D触发器输出；初始态SD为0，因此Q10对应等于Q9，Q1的第二周期上升沿作为时钟，采样时刻在Q9的正脉冲内，因此SD输出为高，一旦SD输出为高，则锁存SD输出，除非RESET复位信号到来。SD为高表示检测到有效信号。

图8当TB满足TDL<TUL<TB，也即Din的周期TB比预设定的TDL与TUL都长。从图中可看出，由于TDL<TUL<TB，Q1和Q2的正脉冲有交叠，Q4为两者相与，产生的正脉冲在Q1的正脉冲宽度内；Q1和Q3的正脉冲有交叠，R1为两者相与，产生的正脉冲也在Q1的同一个正脉冲宽度内；Q6以Q4上升沿开始至R1上升沿结束，产生的正脉冲在Q1的正脉冲宽度内。同理，可由Q1N、Q2N和Q3N相与得到Q5、R2和Q7。观察Q6和Q7两者的时序关系是，Q7与Q6相差一个TB，但由于Q6和Q7的正脉冲宽度小于TB，两者没有交叠，而Q8为Q6和Q7相与，因此Q8无正脉冲产生。因为Q8保持为低，Q9、Q10也为低，SD输出保持为低，表示未检测到有效信号。

图9当TB满足TB<TDL<TUL，也即Din的周期TB比预设定的TDL与TUL都短。从图中可看出，由于TB<TDL<TUL，Q2和Q1的第二个正脉冲有交叠，Q4为两者相与，产生的正脉冲在Q1的第二个正脉冲宽度内；Q3和Q1的第二个正脉冲有交叠，R1为两者相与，产生的正脉冲也在Q1的第二个正脉冲宽度内；Q6以Q4上升沿开始至R1上升沿结束，产生的正脉冲在Q1的第二个正脉冲宽度内。同理，可由Q1N、Q2N和Q3N相与得到Q5、R2和Q7。观察Q6和Q7两者的时序关系是，Q7与Q6相差一个TB，但由于Q6和Q7的正脉冲宽度小于TB，两者没有交叠，而Q8为Q6和Q7相与，因此Q8无正脉冲产生。因为Q8保持为低，Q9、Q10也为低，SD输出保持为低，表示未检测到有效信号。

采用本实用新型实施例提供的一种用于突发模式接收机的限幅放大器进行信号鉴别的具体步骤如下：

S1、使用BM-LA接收突发信号。

S2、通过放大器模块对接收到的突发信号进行放大，并将放大后的突发信号分别输出至信号幅度检测器模块和输出驱动模块。

S3、通过信号幅度检测器模块检测放大后的突发信号的幅度，并判断其是否大于设定的阈值电压，若是则进入步骤S4，否则返回步骤S1，接收新的突发信号。

S4、通过信号周期鉴别模块检测放大后的突发信号的周期，并判断其是否在预设的时间范围内，若是则进入步骤S5，否则返回步骤S1，接收新的突发信号。

S5、通过信号周期鉴别模块输出有效信号至信号检测逻辑产生器模块。

S6、通过信号检测逻辑产生器模块输出SD信号至输出驱动模块的JAM引脚，使能输出驱动模块输出检测到的有效突发信号。

本实用新型实施例中，只有当信号幅度和周期都满足所设条件时，信号检测逻辑产生器模块才会输出检测到SD信号，进而使能输出驱动模块输出检测到的有效突发信号，最终输出的有效突发信号即为经放大器模块放大后的突发信号。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本实用新型的原理，应被理解为本实用新型的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本实用新型公开的这些技术启示做出各种不脱离本实用新型实质的其它各种具体变形和组合，这些变形和组合仍然在本实用新型的保护范围内。

Claims (3)

1.一种用于突发模式接收机的限幅放大器，其特征在于，包括放大器模块、信号幅度检测器模块、信号周期鉴别模块、信号检测逻辑产生器模块以及输出驱动模块；所述放大器模块的输入端为整个所述限幅放大器的输入端，其输出端分别与信号幅度检测器模块的输入端以及输出驱动模块的输入端连接；所述信号幅度检测器模块、信号周期鉴别模块以及信号检测逻辑产生器模块顺次连接；所述信号检测逻辑产生器模块的输出端与输出驱动模块的JAM引脚连接；所述输出驱动模块的输出端为整个所述限幅放大器的输出端；

所述信号周期鉴别模块包括二分频器、延迟TDL器、延迟TUL-TDL器、延迟TS器、第一反相器、第二反相器、第三反相器、第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第一D触发器、第二D触发器、第三D触发器以及或门电路；

所述二分频器的CLK端口为所述信号周期鉴别模块的输入端，其Q端口分别与第一反相器的输入端、延迟TDL器的输入端、第三与门电路的第二输入端、第四与门电路的第二输入端以及第三D触发器的CLK端口连接；所述第一反相器的输出端分别与第一与门电路的第二输入端以及第二与门电路的第二输入端连接；所述延迟TDL器的输出端分别与第二反相器的输入端、延迟TUL-TDL器的输入端以及第四与门电路的第一输入端连接；所述第二反相器的输出端与第二与门电路的第一输入端连接；所述延迟TUL-TDL器的输出端分别与第三与门电路的第一输入端以及第三反相器的输入端连接；所述第三反相器的输出端与第一与门电路的第一输入端连接；

所述第一与门电路的输出端与第一D触发器的RST端口连接，所述第二与门电路的输出端与第一D触发器的CLK端口连接；所述第三与门电路的输出端与第二D触发器的RST端口连接，所述第四与门电路的输出端与第二D触发器的CLK端口连接；所述第一D触发器的Q端口与第五与门电路的第一输入端连接，所述第二D触发器的Q端口与第五与门电路的第二输入端连接；所述第五与门电路的输出端与延迟TS器的输入端连接，所述延迟TS器的输出端与或门电路的第二输入端连接，所述或门电路的输出端与第三D触发器的D端口连接；所述第三D触发器的Q端口为所述信号周期鉴别模块的输出端，且所述第三D触发器的Q端口还与或门电路的第一输入端连接。

2.根据权利要求1所述的限幅放大器，其特征在于，所述第一D触发器的D端口和第二D触发器的D端口均与VH数字逻辑高电平连接。

3.根据权利要求1所述的限幅放大器，其特征在于，所述二分频器的RST端口和第三D触发器的RST端口均与RESET信号连接。