CN207250527U - 一种晶圆级功率半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 229910052751 metal Inorganic materials 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 210000000746 body region Anatomy 0.000 claims abstract description 12
- 238000011049 filling Methods 0.000 claims abstract description 4
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 11
- 238000002161 passivation Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000001465 metallisation Methods 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 25
- 238000000034 method Methods 0.000 abstract description 19
- 238000001259 photo etching Methods 0.000 abstract description 5
- 238000012545 processing Methods 0.000 abstract description 5
- 238000013461 design Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910000906 Bronze Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- -1 aluminium copper silicon Chemical compound 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000010974 bronze Substances 0.000 description 2
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000004568 cement Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 210000003205 muscle Anatomy 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本实用新型公开了一种晶圆级功率半导体器件，包括有源区其中，有源区包括：第一导电类型衬底和第一导电类型衬底外延层，在第一导电类型衬底外延层上形成沟槽，沟槽内填充导电多晶硅，第二导电类型体区上形成第一导电类型源极，第一导电类型源极和第一导电类型衬底外延层的上表面形成绝缘介质层，绝缘介质层上形成源极引线孔、漏极引线孔和栅极引线孔，第一导电类型源极通过源极引线孔与源漏栅金属层连接，第一导电类型衬底外延层通过漏极引线孔与源漏栅金属层连接，且源极引线孔、漏极引线孔和栅极引线孔均为同一工艺步骤形成。本实用新型提供的晶圆级功率半导体器件，减少工艺制造光刻层数。
Description
技术领域
本实用新型涉及半导体器件及其制造技术领域，尤其涉及一种晶圆级功率半导体器件。
背景技术
功率半导体器件尤其是Trench DMOS器件，漏极就是芯片的整个背面，在芯片上，漏极和源极分别在垂直方向两端，传统封装方式通过将芯片装片在框架上、塑封料包封、切筋、电镀等工序，将漏极引出封装成实际应用中需要的角位。近年来，一种先进的封装方式WLCSP（wafer level chip scale packaging）晶圆级芯片封装通用在功率半导体器件的生产制造中，其优势在于体积小，器件厚度、体积等同于晶圆级芯片尺寸，器件可装配应用在体积更小的应用环境中，同时器件自身耗散功率不受封装体限制，可更好的散热，可靠性得到提高。
中国专利CN102738036A和CN103996666A都分别提出了WLCSP的制造方法，都是通过漏极通孔的方式将芯片背面的漏极引出到芯片正面，漏极开出的深孔再进行金属填充引出，晶圆正面再种球形成器件接触电极，如图1所示，为现有技术中的晶圆级功率半导体器件的俯视图，包括有源区A和终端保护与截止保护区T，有源区A内设置有栅极区域a和源极区域b，终端保护与截止保护区T内设置有漏极区域c，终端保护与截止保护区T内还设置有多个漏极通孔，用于将芯片背面的漏极引出到芯片正面。图2为图1所示的晶圆级功率半导体器件的B-B向结构示意图，由图2可以看出，8B为漏极开出的深孔。这种结构的晶圆制备过程至少需要两层或两层以上金属，需要的光刻次数较传统封装工艺产品至少增加三次以上，工艺制程复杂，制造成本高。
因此，如何能够降低晶圆级功率半导体的制作工艺成为本领域技术人员待解决的技术问题。
发明内容
本实用新型旨在至少解决现有技术中存在的技术问题之一，提供一种晶圆级功率半导体器件，以解决现有技术中的问题。
作为本实用新型的一个方面，提供一种晶圆级功率半导体器件，包括有源区和终端保护与截止保护区，所述有源区位于晶圆级功率半导体器件的中心区，所述终端保护与截止保护区位于所述有源区的外圈，其中，所述有源区包括：第一导电类型衬底和设置在所述第一导电类型衬底上的第一导电类型衬底外延层，在所述第一导电类型衬底外延层上形成沟槽，所述沟槽内壁形成绝缘氧化层，所述沟槽内填充导电多晶硅，所述导电多晶硅形成为栅极区域，所述第一导电类型衬底外延层上形成第二导电类型体区，所述第二导电类型体区上形成第一导电类型源极，所述第一导电类型源极和所述第一导电类型衬底外延层的上表面形成绝缘介质层，所述绝缘介质层上形成源极引线孔、漏极引线孔和栅极引线孔，所述源极引线孔、漏极引线孔和栅极引线孔上形成源漏栅金属层，所述源漏栅金属层形成为漏极区域、源极区域和栅极区域，所述源漏栅金属层上淀积和刻蚀绝缘钝化层，所述绝缘钝化层上形成第一金属垫层和第二金属垫层，所述源漏栅金属层与所述导电多晶硅之间通过栅极引线孔连接，所述第一导电类型源极通过源极引线孔与所述源漏栅金属层连接，所述第一导电类型衬底外延层通过漏极引线孔与所述源漏栅金属层连接，且所述源极引线孔、漏极引线孔和栅极引线孔均为同一光刻板、同一刻蚀步骤以及同一金属淀积步骤形成。
优选地，所述有源区还包括形成在所述第二金属垫层上的焊球。
优选地，所述漏极引线孔的孔径大于或者等于0.2μm。
优选地，所述绝缘氧化层的厚度范围在100Å~1000 Å之间。
优选地，所述第二金属垫层的厚度大于15μm。
优选地，所述晶圆级功率半导体器件包括N型晶圆级功率半导体器件和P型晶圆级功率半导体器件，当所述晶圆级功率半导体器件为所述N型晶圆级功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述晶圆级功率半导体器件为所述P型晶圆级半导体器件时，第一导电类型为P型，第二导电类型为N型。
本实用新型提供的晶圆级功率半导体器件，通过将源极区域、漏极区域和栅极区域均设置在有源区，且栅、源、漏三个电极的引线孔填充工艺是同一步骤完成，在能够保证器件性能的同时，减少工艺制造光刻层数，大幅度降低了制造成本。
附图说明
附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：
图1为现有技术中的晶圆级功率半导体器件的俯视示意图。
图2为图1沿BB向的剖视图。
图3为本实用新型提供的晶圆级功率半导体器件的俯视示意图。
图4为本实用新型提供的晶圆级功率半导体器件的一种结构的剖视图。
图5为本实用新型提供的晶圆级功率半导体器件的另一种结构的剖视图。
图6为本实用新型提供的晶圆级功率半导体器件的制作方法的流程图。
图7a为本实用新型提供的晶圆级功率半导体器件的制作方法所对应的第一工艺步骤图。
图7b为本实用新型提供的晶圆级功率半导体器件的制作方法所对应的第二工艺步骤图。
图7c为本实用新型提供的晶圆级功率半导体器件的制作方法所对应的第三工艺步骤图。
图7d为本实用新型提供的晶圆级功率半导体器件的制作方法所对应的第四工艺步骤图。
具体实施方式
以下结合附图对本实用新型的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型，并不用于限制本实用新型。
作为本实用新型的第一个方面，提供一种晶圆级功率半导体器件，如图3和图4所示，包括有源区A和终端保护与截止保护区T，所述有源区A位于晶圆级功率半导体器件的中心区，所述终端保护与截止保护区T位于所述有源区A的外圈，其中，所述有源区A包括：第一导电类型衬底1和设置在所述第一导电类型衬底1上的第一导电类型衬底外延层2，在所述第一导电类型衬底外延层2上形成沟槽，所述沟槽内壁形成绝缘氧化层3，所述沟槽内填充导电多晶硅4，所述导电多晶硅4形成为栅极区域a，所述第一导电类型衬底外延层2上形成第二导电类型体区5，所述第二导电类型体区5上形成第一导电类型源极6，所述第一导电类型源极6和所述第一导电类型衬底外延层2的上表面形成绝缘介质层7，所述绝缘介质层7上形成源极引线孔8a、漏极引线孔8b和栅极引线孔，所述源极引线孔8a、漏极引线孔8b和栅极引线孔上形成源漏栅金属层9，所述源漏栅金属层9包括漏极区域c、源极区域b和栅极区域a，所述源漏栅金属层9上淀积和刻蚀有绝缘钝化层10，所述绝缘钝化层10上形成第一金属垫层11和第二金属垫层13，所述源漏栅金属层9与所述导电多晶硅4之间通过栅极引线孔连接，所述第一导电类型源极6通过源极引线孔8a与所述源漏栅金属层9连接，所述第一导电类型衬底外延层2通过漏极引线孔8b与所述源漏栅金属层9连接，且所述源极引线孔8a、漏极引线孔8b和栅极引线孔均为同一光刻板、同一刻蚀步骤以及同一金属淀积步骤形成。
本实用新型提供的晶圆级功率半导体器件，通过将源极区域、漏极区域和栅极区域均设置在有源区，且栅、源、漏三个电极的引线孔填充工艺是同一步骤完成，在能够保证器件性能的同时，减少工艺制造光刻层数，大幅度降低了制造成本。
具体地，如图5所示，当晶圆级功率半导体器件封装成为贴片封装形式的芯片时，所述有源区A还包括形成在所述第二金属垫层13上的焊球12。
优选地，所述漏极引线孔8b的孔径大于或者等于0.2μm。当漏极引线孔的孔径大于或者等于0.2μm时，在制作工艺中可以不受孔填充工艺能力影响。
优选地，所述绝缘氧化层3的厚度范围在100Å~1000 Å之间。
优选地，所述第二金属垫层13的厚度大于15μm。
优选地，所述晶圆级功率半导体器件包括N型晶圆级功率半导体器件和P型晶圆级功率半导体器件，当所述晶圆级功率半导体器件为所述N型晶圆级功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述晶圆级功率半导体器件为所述P型晶圆级半导体器件时，第一导电类型为P型，第二导电类型为N型。
需要说明的是，本实用新型提供的附图均以所述晶圆级功率半导体器件为所述N型晶圆级功率半导体器件为例，则第一导电类型为N型，第二导电类型为P型。
作为本实用新型的第二个方面，提供一种晶圆级功率半导体器件的制作方法，其中，如图6所示，所述制作方法包括：
S110、提供第一导电类型衬底1；
S120、在所述第一导电类型衬底1上形成第一导电类型衬底外延层2；
S130、在所述第一导电类型衬底外延层2上刻蚀形成沟槽；
S140、在所述沟槽的内壁生长绝缘氧化层3；
S150、在所述沟槽内形成导电多晶硅4；
S160、在所述第一导电类型衬底外延层2上离子注入形成第二导电类型体区5；
S170、在所述第二导电类型体区5上形成第一导电类型源极6；
S180、在所述第一导电类型源极6上淀积绝缘介质层7；
S190、对所述绝缘介质层7、所述第一导电类型外延层2和所述第一导电类型源极同时进行选择性刻蚀得到源极引线孔8a、漏极引线孔8b和栅极引线孔；
S200、在所述绝缘介质层7上淀积源漏栅金属层9；
S210、对所述源漏栅金属层9选择性的掩蔽和刻蚀得到漏极区域c、源极区域b和栅极区域a，所述漏极区域4通过漏极引线孔8b与所述第一导电类型衬底外延层2连接，所述源极区域b通过所述源极引线孔8a与所述第一导电类型源极6连接；
S220、在所述源漏栅金属层9上淀积绝缘钝化层10；
S230、对所述绝缘钝化层10选择性的遮蔽和刻蚀得到栅极金属位置；
S240、在所述栅极金属位置形成第一金属垫层11；
S250、在所述第一金属垫层11上形成第二金属垫层13。
本实用新型提供的晶圆级功率半导体器件的制作方法，使功率器件漏极引出到芯片正面，尤其适用于晶圆级芯片封装，同时栅、源、漏三个电极的引线孔填充工艺是同一步骤完成，因此，在能够保证器件性能的同时，减少工艺制造光刻层数，大幅度降低了制造成本，尤其是无需二次刻蚀和填充深的漏极引线孔。
具体地，所述沟槽内形成导电多晶硅4包括：
在所述第一导电类型衬底外延层2及所述沟槽内淀积导电多晶硅层，
对所述导电多晶硅层进行选择性刻蚀，并保留所述沟槽内的导电多晶硅形成所述导电多晶硅4。
具体地，在所述第二金属垫层13上种植焊球12。
具体地，所述制作方法包括：
分别在源极引线孔8a、漏极引线孔8b和栅极引线孔内淀积一层钛；
在所述金属钛上淀积钨、铝硅铜或铝铜中的任意一种。
下面结合附图7a、图7b、图7c和图7d，且所述晶圆级功率半导体器件为所述N型晶圆级功率半导体器件为例，对本实用新型提供的晶圆级功率半导体器件的制作方法进行详细说明。
需要说明的是，所述晶圆级功率半导体器件包含有源区A、终端保护及截止保护区T，本实用新型只阐述有源区的设计和工艺制程，但有源区的工艺步骤和设计适用于各种终端的设计，不会局限和限制终端设计布局。有源区A位于半导体基板的中心区，终端保护及截止保护区T位于有源区A的外圈。所述A区与T区间设置有栅极引出，有源区A采用沟槽结构，由导电多晶硅4并联成整体；有源区A上设置源漏栅金属层9，用于形成器件的栅极、源极、漏极金属，电极之间用绝缘钝化层10隔开；在电极金属上电镀或化镀生长出第一金属垫层11，在第一金属垫层11上形成第二金属垫层13，根据需要将焊球12种植在第二金属垫层13上。
具体地，本实用新型提供的晶圆级功率半导体器件的制作方法可以包括如下步骤：
（a）、提供第一导电类型衬底1，所述第一导电类型衬底1优选为第一导电类型重掺杂（电阻率<=4mohm-cm）衬底，衬底掺杂物质磷（P）或是砷（As），并在第一导电类型重掺杂衬底上形成第一导电类型外延层2，优选地，第一导电类型外延层2为第一导电类型轻掺杂外延层，形成半导体基板；在第一导电类型轻掺杂外延层上刻蚀形成沟槽，沟槽用于有源区栅极引出，也可根据设计需求同时刻蚀形成终端保护区沟槽；
（b）、在上述沟槽结构内壁生长绝缘氧化层3，绝缘氧化层3的厚度范围在100Å~1000 Å之间，根据产品性能需求设计实际需要的栅氧厚度，绝缘氧化层3分布在整个半导体基板表面上；然后淀积导电多晶硅4，可以理解的是，导电多晶硅填满沟槽并分布在整个半导体基板表面上，刻蚀第一主面及沟槽内的多晶硅，仅保留在沟槽内的多晶硅形成栅电极，同时保留第一主面上的绝缘氧化层厚度在一定范围内。
（c）、在半导体基板的第一主面上注入第二导电类型杂质离子，通常是通过离子注入的方式，然后通过高温退火形成第二导电类型体区5；第二导电类型体区5位于第一导电类型衬底外延层2的上部，第二导电类型体区5覆盖于源极区域b，（如图3中有源区A内所示），并且漏极区域c的垂直方向上没有第二导电类型杂质，具体由光刻板定义离子注入位置；然后注入第一导电类型杂质，退火形成第一导电类型源极6，所述第一导电类型杂质层位于第二导电类型体区5的上部，并贯穿有源区，具体由光刻板定义离子注入位置。
（d）、淀积绝缘介质层7，绝缘介质层7贯穿整个基板表面，并回流；通过接触孔版光刻、选择性的掩蔽和刻蚀绝缘介质层7，刻蚀深度与淀积的绝缘介质层7的厚度相同，而后刻蚀硅，在绝缘介质层7表面形成栅、源、漏三个电极的引线孔，引线孔深度大于第一导电类型源极6的深度且小于第二导电类型体区5的结深；且栅、源、漏三个电极引线孔在同一工艺步骤完成；具体地，所述绝缘介质层7为化学气相淀积生成的未掺杂硅玻璃（USG）和掺杂硅玻璃（PSG或BPSG）结构；
（e）、在上述绝缘介质层7和栅、源、漏三个电极引线孔内均匀淀积源漏栅金属层9，选择性的掩蔽和刻蚀源漏栅金属层9，得到栅极金属、源极金属和漏极金属；
（f）、均匀淀积绝缘钝化层10，并选择性的掩蔽和刻蚀绝缘钝化层10，得到适合尺寸大小的栅极金属、源极金属和漏极金属位置；引线孔内金属可根据设计引线孔横向尺寸大小来选择填充材料，通常是先淀积一层薄的钛（Ti），然后再选择淀积钨（W）或铝硅铜(AlSiCu)或铝铜（AlCu）；
（g）、进行背面减薄和背面金属工艺；减薄厚度根据正面金属化工艺水平决定，如果厚度太薄，在正面金属化时容易有破片，减薄后的背面金属一般是Ti/Ni/Ag。
需要说明的是，以附图所示方向为例，第一导电类型衬底1背离第一导电类型衬底外延层2的表面为晶圆级功率半导体器件的背面。
（h）、晶圆背面绝缘处理，通常是整个晶圆背面贴绝缘胶，防止正面金属化处理时背面金属影响正面金属化工艺加工环境。
（i）、晶圆正面金属化处理，通过电镀或化学镀的方式在金属电极位置形成第一金属垫层11（UBM，under ball metal）。UBM 材质通常是铜，厚度通常是5um左右即可。
（j）在UBM上均匀电镀或化学镀第二层金属，第二层金属形成栅极金属13，通常金属厚度是15um以上，并用光刻板选择性的掩蔽性和刻蚀第二金属层，形成金属电极且除电极区域外是绝缘钝化层覆盖。第二层金属的材质包括镍金（Ni/Au）或镍钯金（Ni/Pa/Au）。
（k）、种球，在UBM上种植焊球（12），焊球材质一般是锡。
（l）、晶圆测试、切割、编带，形成最终单粒成品器件。
可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。
Claims (6)
1.一种晶圆级功率半导体器件，包括有源区（A）和终端保护与截止保护区（T），所述有源区（A）位于晶圆级功率半导体器件的中心区，所述终端保护与截止保护区（T）位于所述有源区（A）的外圈，其特征在于，所述有源区（A）包括：第一导电类型衬底（1）和设置在所述第一导电类型衬底（1）上的第一导电类型衬底外延层（2），在所述第一导电类型衬底外延层（2）上形成沟槽，所述沟槽内壁形成绝缘氧化层（3），所述沟槽内填充导电多晶硅（4），所述导电多晶硅（4）形成为栅极区域（a），所述第一导电类型衬底外延层（2）上形成第二导电类型体区（5），所述第二导电类型体区（5）上形成第一导电类型源极（6），所述第一导电类型源极（6）和所述第一导电类型衬底外延层（2）的上表面形成绝缘介质层（7），所述绝缘介质层（7）上形成源极引线孔（8a）、漏极引线孔（8b）和栅极引线孔，所述源极引线孔（8a）、漏极引线孔（8b）和栅极引线孔上形成源漏栅金属层（9），所述源漏栅金属层（9）形成为漏极区域（c）、源极区域（b）和栅极区域（a），所述源漏栅金属层（9）上淀积和刻蚀绝缘钝化层（10），所述绝缘钝化层（10）上形成第一金属垫层（11）和第二金属垫层（13），所述源漏栅金属层（9）与所述导电多晶硅（4）之间通过栅极引线孔连接，所述第一导电类型源极（6）通过源极引线孔（8a）与所述源漏栅金属层（9）连接，所述第一导电类型衬底外延层（2）通过漏极引线孔（8b）与所述源漏栅金属层（9）连接，且所述源极引线孔（8a）、漏极引线孔（8b）和栅极引线孔均为同一光刻板、同一刻蚀步骤以及同一金属淀积步骤形成。
2.根据权利要求1所述的晶圆级功率半导体器件，其特征在于，所述有源区（A）还包括形成在所述第二金属垫层（13）上的焊球（12）。
3.根据权利要求1所述的晶圆级功率半导体器件，其特征在于，所述漏极引线孔（8b）的孔径大于或者等于0.2μm。
4.根据权利要求1所述的晶圆级功率半导体器件，其特征在于，所述绝缘氧化层（3）的厚度范围在100Å~1000 Å之间。
5.根据权利要求1至4中任意一项所述的晶圆级功率半导体器件，其特征在于，所述第二金属垫层（13）的厚度大于15μm。
6.根据权利要求1至4中任意一项所述的晶圆级功率半导体器件，其特征在于，所述晶圆级功率半导体器件包括N型晶圆级功率半导体器件和P型晶圆级功率半导体器件，当所述晶圆级功率半导体器件为所述N型晶圆级功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述晶圆级功率半导体器件为所述P型晶圆级功率半导体器件时，第一导电类型为P型，第二导电类型为N型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721303825.6U CN207250527U (zh) | 2017-10-10 | 2017-10-10 | 一种晶圆级功率半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721303825.6U CN207250527U (zh) | 2017-10-10 | 2017-10-10 | 一种晶圆级功率半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN207250527U true CN207250527U (zh) | 2018-04-17 |
Family
ID=61890985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201721303825.6U Withdrawn - After Issue CN207250527U (zh) | 2017-10-10 | 2017-10-10 | 一种晶圆级功率半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN207250527U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107591452A (zh) * | 2017-10-10 | 2018-01-16 | 无锡新洁能股份有限公司 | 一种晶圆级功率半导体器件及其制作方法 |
| CN112670346A (zh) * | 2020-12-24 | 2021-04-16 | 张家港迪源电子科技有限公司 | 一种sic功率半导体器件及其模块 |
-
2017
- 2017-10-10 CN CN201721303825.6U patent/CN207250527U/zh not_active Withdrawn - After Issue
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN107591452A (zh) * | 2017-10-10 | 2018-01-16 | 无锡新洁能股份有限公司 | 一种晶圆级功率半导体器件及其制作方法 |
| CN107591452B (zh) * | 2017-10-10 | 2024-03-12 | 无锡新洁能股份有限公司 | 一种晶圆级功率半导体器件及其制作方法 |
| CN112670346A (zh) * | 2020-12-24 | 2021-04-16 | 张家港迪源电子科技有限公司 | 一种sic功率半导体器件及其模块 |
| CN112670346B (zh) * | 2020-12-24 | 2023-10-20 | 芯合半导体(合肥)有限公司 | 一种sic功率半导体器件及其模块 |
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| GR01 | Patent grant | ||
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| AV01 | Patent right actively abandoned |
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