CN207215904U - 阻抗测试条 - Google Patents

Abstract

本实用新型公开了一种阻抗测试条，用于监测印制电路板的阻抗，所述印制电路板包括图形单元，所述阻抗测试条包括：至少一层的阻抗层，至少一层阻抗层及其屏蔽层上设有平衡铜点，且至少一层阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率相同。本实用新型由于各阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率一致，因此保证了层压填胶后的阻抗测试条与图形单元的介质层厚度的一致性，从而降低阻抗测试条与图形单元的阻抗差异，提高阻抗测试条监测结果的准确性，有效地代表图形单元走线的真实阻抗值。

Description

阻抗测试条

技术领域

本实用新型涉及电子领域，更具体地，涉及一种阻抗测试条。

背景技术

近年来，随着电子产品趋于多功能化发展，PCB(印制电路板)中信号传输频率和传输速度不断提高，而信号传输的高速化和高频化使得传输过程中更容易出现信号串扰、反射等问题，为保持信号完整性、降低传输耗散等，最基本、最常见的要求就是提高PCB的阻抗品质，尽可能地减小阻抗设计值与实测值之间的差异、保证阻抗匹配。

对于PCB阻抗而言，影响阻抗值的因素较多，主要有线宽、介质层厚度、铜厚、介电常数、阻焊层厚度等。在生产过程中，PCB阻抗控制不仅要管控同一传输线的阻抗值在范围内，还需要保证整板不同传输线均满足控制要求。由于PCB图形的走线是弯曲的、多样的，无法对每组传输线进行测试。另外，随着PCB趋于轻薄短小发展，PCB中介质层厚度越来越小，使得介质层厚度均匀性的控制对阻抗的影响越来越大。因此，上述差异的存在会导致阻抗测试条与真实走线的阻抗存在较大的差异，使得阻抗测试条的阻抗结果无法有效代表走线的真实阻抗值。

为实现高精度阻抗控制，降低阻抗测试条与拼版内线路即印制电路板的图形单元的阻抗差异，是各PCB企业急需解决的问题。

实用新型内容

基于此，本实用新型在于克服现有技术阻抗测试条与印制电路板的图形单元的阻抗存在差异的缺陷，提供一种阻抗测试条。

其技术方案如下：

一种阻抗测试条，用于监测印制电路板的阻抗，所述印制电路板包括图形单元，所述阻抗测试条包括：至少一层阻抗层及其屏蔽层，至少一层阻抗层及其屏蔽层上设有平衡铜点，且至少一层阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率相同。

本技术方案的阻抗测试条按常规方式布设于PCB拼版内，与图形单元有相同的叠层结构，且阻抗测试条上线路的线宽/线距与图形单元中阻抗线的线宽/线距一致；在每层阻抗层及其屏蔽层上设置平衡铜点，即阻抗测试条的内层和/或外层均设置平衡铜点，且所述平衡铜点设置的数量以及平衡铜点的尺寸满足铺设平衡铜点后的各阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率相同。由于各阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率一致，因此保证了层压填胶后阻抗测试条与图形单元的介质层厚度的一致性，从而降低阻抗测试条与图形单元的阻抗差异，提高阻抗测试条监测结果的准确性，有效地代表图形单元走线的真实阻抗值。

在其中一个实施例中，包括多层阻抗层及其屏蔽层，多层阻抗层及其屏蔽层层叠设置，且相邻层的平衡铜点呈错位设置。

在其中一个实施例中，相邻层的平衡铜点的中心点呈错位设置。

在其中一个实施例中，所述平衡铜点有多个，且多个平衡铜点均匀设置于阻抗层上。

在其中一个实施例中，所述平衡铜点为圆形、星形、矩形或多边形。

在其中一个实施例中，同一层的平衡铜点或不同层的平衡铜点的中心距保持不变，和/或同一层或不同层平衡铜点的尺寸连续可变。

在其中一个实施例中，所述阻抗层及其屏蔽层包括孔、线、铜皮和/或外形铣带，所述平衡铜点铺设于阻抗层上孔、线、铜皮和外形铣带以外的区域。

在其中一个实施例中，所述平衡铜点与所述孔、线、铜皮和外形铣带间隔设置。

在其中一个实施例中，所述屏蔽层上设有屏蔽铜皮，处于阻抗层与屏蔽层之间的其他层，在屏蔽铜皮对应的位置做镂空处理，若阻抗层与屏蔽层相邻，则无需镂空处理。

在其中一个实施例中，镂空位置处的镂空尺寸不小于所述屏蔽铜皮的尺寸。

在其中一个实施例中，所述阻抗测试条上设有至少一组信号孔和接地孔，所述信号孔和接地孔呈一行排布，或者，各信号孔或各接地孔呈一行排布。

本实用新型的有益效果在于：

本实用新型的阻抗测试条与图形单元有相同的叠层，且阻抗测试条上的阻抗线按常规方式布设，例如阻抗线的线宽/线距等，在每层阻抗层及其屏蔽层上设置平衡铜点，即阻抗测试条的内层和/或外层均设置平衡铜点，且所述平衡铜点设置的数量以及平衡铜点的尺寸满足铺设平衡铜点后的各阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率相同。由于各阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率一致，因此保证了层压填胶后的阻抗测试条与图形单元的介质层厚度的一致性，从而降低阻抗测试条与图形单元的阻抗差异，提高阻抗测试条监测结果的准确性，有效地代表图形单元走线的真实阻抗值。

所述阻抗测试条上设有至少一组信号孔和接地孔，所述信号孔和接地孔呈一行排布，或者，各信号孔或各接地孔呈一行排布，减小了阻抗测试条的纵向宽度尺寸，提高材料的利用率，降低生产成本。

附图说明

图1为本实用新型的相邻层的平衡铜点的示意图一；

图2为本实用新型的相邻层的平衡铜点的示意图二；

图3为本实用新型的阻抗测试条的结构示意图；

图4为本实用新型的差分阻抗测试条的结构示意图；

图5为本实用新型的单端阻抗测试条的结构示意图。

附图标记说明：

100、平衡铜点；10、第一层上的平衡铜点；20、第二层上的平衡铜点；30、第三层上平衡铜点；40、第四层上的平衡铜点；70、信号孔；71第一组信号孔；80、接地孔；81、第一组接地孔；200、阻抗层；300、屏蔽层；310、屏蔽铜皮；400、差分阻抗测试条；500、单端阻抗测试条。

具体实施方式

为使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施方式，对本实用新型进行进一步的详细说明。应当理解的是，此处所描述的具体实施方式仅用以解释本实用新型，并不限定本实用新型的保护范围。

如图1和图2所示的一种阻抗测试条，用于监测印制电路板的阻抗，所述印制电路板包括图形单元，所述阻抗测试条包括：至少一层阻抗层及其屏蔽层，至少一层阻抗层及其屏蔽层上设有平衡铜点100，且至少一层阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率相同。

本实施方式的阻抗测试条按常规方式布设于PCB拼版内，与图形单元有相同的叠层结构，且阻抗测试条上线路的线宽/线距等与图形单元中阻抗线的线宽/线距一致，在每层阻抗层及其屏蔽层上设置平衡铜点100，即阻抗测试条的内层和/或外层均设置平衡铜点100，所述平衡铜点100用于平衡阻抗测试条与图形单元的残铜率，即所述平衡铜点100设置的数量以及平衡铜点100的尺寸满足铺设平衡铜点100后的各阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率相同。由于各阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率一致，因此保证了层压填胶后阻抗测试条与图形单元的介质层厚度的一致性，从而降低阻抗测试条与图形单元的阻抗差异，提高阻抗测试条监测结果的准确性，有效地代表图形单元走线的真实阻抗值。

进一步地，当阻抗层及其屏蔽层有多层时，各阻抗层及其屏蔽层层叠设置，且同一层的平衡铜点100或不同层的平衡铜点100的中心距保持不变，和/或同一层或不同层平衡铜点100的尺寸连续可变。即同一层的相邻的平衡铜点100的中心点之间的距离保持不变，或每一层上相邻的平衡铜点100的中心点之间的距离均相同；而不同层的平衡铜点100的尺寸可以相同，也可以不同，同一层上的平衡铜点100的尺寸可以相同，也可以不相同，且平衡铜点100的尺寸连续可变，从而可提供残铜率为0％-100％连续可变的选择，使得阻抗测试条的残铜率与图形单元的残铜率一致。优选地，同一层上相邻平衡铜点100的中心距离为50mil，根据图形单元的实际残铜率调整平衡铜点100的边长为0-50mil或半径为0-35.4mil，从而获得0％-100％连续可变的残铜率。

进一步地，当阻抗层及其屏蔽层有多层时，各阻抗层及其屏蔽层层叠设置，且相邻层的平衡铜点100呈错位设置。如图1所示，相邻层的平衡铜点100错位排布，例如第一层上的平衡铜点10和与第一层相邻的第二层上的平衡铜点20错位且不重叠，提高了阻抗测试条的厚度均匀性。

进一步地，当阻抗层及其屏蔽层有多层时，各阻抗层及其屏蔽层层叠设置且相邻层的平衡铜点100的中心点呈错位设置。如图2所示，第三层上的平衡铜点30和与第三层相邻的第四层上的平衡铜点40的中心点错位，且上述第三层上的平衡铜点30和第四层上的平衡铜点40存在部分重叠。由于每层阻抗层上的平衡铜点100的尺寸不一致，且当某层或某相邻两层的图形单元的残铜率较大时，为了满足残铜率与图形单元一致，阻抗测试条上相应层的平衡铜点100的尺寸也较大，从而使得相邻层的平衡铜点100可能存在重叠现象，无法满足相邻层的平衡铜点100在其尺寸范围内完全错位；此时，只需满足相邻层的平衡铜点100的中心点错位设置，最大限度地提高阻抗测试条的厚度均匀性。

进一步地，可将阻抗测试条上奇数层上各平衡铜点100的中心点所在位置设为每层奇数层上的同一位置，阻抗测试条上偶数层上各平衡铜点100的中心点所在位置设为每层偶数层上的同一位置，简化操作工艺，提高铺设平衡铜点100的效率。

进一步地，所述平衡铜点100有多个，且多个平衡铜点100均匀设置于阻抗层及其屏蔽层上，进一步提高阻抗测试条的厚度均匀性。

进一步地，所述平衡铜点100为圆形、星形、矩形或多边形。如图1至图2所示，本实施方式的平衡铜点100采用圆形，圆形平衡铜点的半径范围为0-35.4mil之间连续可变，在其他实施方式中还可采用方形等简单且规则的图形作为平衡铜点100的形状。

进一步地，所述阻抗层及其屏蔽层包括孔、线、铜皮和/或外形铣带，所述平衡铜点100铺设于阻抗层上孔、线、铜皮和外形铣带以外的区域。所述平衡铜点100的铺设应避开阻抗层及其屏蔽层上的所有有效图形，保证阻抗测试条的有效性。并且，所述平衡铜点100与所述孔、线、铜皮和外形铣带间隔设置，平衡铜点100与所述孔、线、铜皮和外形铣带均保持一定的距离，所述距离的范围为20mil-50mil，优选地，所述距离为30mil。

进一步地，如图3所示，所述阻抗测试条的屏蔽层300上设有屏蔽铜皮310，处于阻抗层200与屏蔽层300之间的其他层，在屏蔽铜皮310对应的位置做镂空处理。当屏蔽层300与阻抗层200相邻设置时，无需做任何镂空处理，当相邻两屏蔽层300隔层设置时，为隔层屏蔽，此时相邻两屏蔽层300之间的所有层，除阻抗层200外，均需做镂空处理，以保证屏蔽效果。例如，当阻抗测试条的阻抗层200为第四层，而第一层与第六层为其屏蔽层300时，则第一层与第六层之间的第二层、第三层以及第五层上与屏蔽铜皮310相对应的位置需做镂空处理，镂空处无需布设平衡铜点，而第四层由于是阻抗层200，无需镂空。

进一步地，镂空位置处的镂空尺寸不小于所述屏蔽铜皮310的尺寸。优选地，所述镂空位置处的镂空尺寸与屏蔽铜皮310的尺寸一致。

进一步地，所述阻抗测试条上设有至少一组信号孔70和接地孔80，所述信号孔70和接地孔80呈一行排布，或者，各信号孔70或各接地孔80呈一行排布，减小了阻抗测试条的纵向宽度尺寸，提高材料的利用率，降低生产成本。阻抗测试条的每层阻抗层及其屏蔽层上均设有信号孔70和接地孔80，不同层的阻抗线分别通过相应层的信号孔70和接地孔80连接至顶层和底层的焊盘上。

进一步地，如图4和图5所示，所述阻抗测试条包括差分阻抗测试条400和单端阻抗测试条500，其中差分阻抗测试条400的信号孔70和接地孔80成对设置，图中所示为两组差分接线孔，即第一组信号孔71和第一组接地孔81形成的第一组接线孔，以及第二组信号孔72和第二组信号孔82形成的第二组接线孔，所述第一组接线孔与第二组接线孔呈一行排布，减小了阻抗测试条的纵向宽度尺寸，提高材料的利用率，降低生产成本；所述第一组信号孔72与第二组信号孔82分别与一对差分阻抗线连接。单端阻抗测试条500的单个信号孔70和单个接地孔80形成一组接线孔，图5所示为两组单端接线孔，所述两组接线孔呈一行排布，即各信号孔70和各接地孔80分别呈一行排布，减小阻抗测试条的尺寸，每个信号孔70分别与一条单端阻抗线连接。

进一步地，各层阻抗层上的阻抗线的长度相等，具体长度可根据阻抗测试仪的测试时间进行确定，优选地，所述阻抗线的长度范围为1.5-5英寸。

进一步地，差分阻抗线和单端阻抗线可不设在同一阻抗测试条上，也可分开不设在不同的阻抗测试条上。

进一步地，所述信号孔70和接地孔80的孔径一致，优选地，所述信号孔70和接地孔80的孔径为0.5mm，信号孔70、接地孔80的内外层的焊盘尺寸可相同，优选地，所述焊盘的尺寸可设计为比信号孔70和接地孔80的孔径大10-20mil。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种阻抗测试条，用于监测印制电路板的阻抗，所述印制电路板包括图形单元，其特征在于，包括：至少一层阻抗层及其屏蔽层，至少一层阻抗层及其屏蔽层上设有平衡铜点，且至少一层阻抗层及其屏蔽层的残铜率与相应层的图形单元的残铜率相同。

2.根据权利要求1所述的阻抗测试条，其特征在于，包括多层阻抗层及其屏蔽层，多层阻抗层及其屏蔽层层叠设置，且相邻层的平衡铜点呈错位设置。

3.根据权利要求2所述的阻抗测试条，其特征在于，相邻层的平衡铜点的中心点呈错位设置。

4.根据权利要求1所述的阻抗测试条，其特征在于，所述平衡铜点为圆形、星形、矩形或多边形。

5.根据权利要求1所述的阻抗测试条，其特征在于，同一层的平衡铜点或不同层的平衡铜点的中心距保持不变，和/或同一层的平衡铜点或不同层的平衡铜点的尺寸连续可变。

6.根据权利要求1所述的阻抗测试条，其特征在于，所述阻抗层及其屏蔽层包括孔、线、铜皮和/或外形铣带，所述平衡铜点铺设于阻抗层及其屏蔽层上孔、线、铜皮和外形铣带以外的区域。

7.根据权利要求6所述的阻抗测试条，其特征在于，所述平衡铜点与所述孔、线、铜皮和外形铣带间隔设置。

8.根据权利要求1所述的阻抗测试条，其特征在于，所述屏蔽层上设有屏蔽铜皮，处于阻抗层和屏蔽层之间的其他层，在屏蔽铜皮对应的位置做镂空处理。

9.根据权利要求8所述的阻抗测试条，其特征在于，镂空位置处的镂空尺寸不小于所述屏蔽铜皮的尺寸。

10.根据权利要求1-9任一项所述的阻抗测试条，其特征在于，所述阻抗测试条上设有至少一组信号孔和接地孔，所述信号孔和接地孔呈一行排布；或者，各信号孔和/或各接地孔呈一行排布。