CN207183263U - 一种具有低翘曲度的电子模组 - Google Patents

一种具有低翘曲度的电子模组 Download PDF

Info

Publication number
CN207183263U
CN207183263U CN201721243699.XU CN201721243699U CN207183263U CN 207183263 U CN207183263 U CN 207183263U CN 201721243699 U CN201721243699 U CN 201721243699U CN 207183263 U CN207183263 U CN 207183263U
Authority
CN
China
Prior art keywords
elargol
tin cream
groove
electronics module
cream portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201721243699.XU
Other languages
English (en)
Inventor
罗伯特.加西亚
黄林芸
周小磊
张金龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
USI Electronics Shanghai Co Ltd
Original Assignee
USI Electronics Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by USI Electronics Shanghai Co Ltd filed Critical USI Electronics Shanghai Co Ltd
Priority to CN201721243699.XU priority Critical patent/CN207183263U/zh
Application granted granted Critical
Publication of CN207183263U publication Critical patent/CN207183263U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

本实用新型公开一种具有低翘曲度的电子模组，其包括：PCB基板；若干电子元件，装设在所述PCB基板上；塑封体，布置在全部或部分所述电子元件表面；银胶沟槽，位于所述塑封体上以填入银胶；以及第一锡膏部，涂覆在所述PCB基板上，且对应设置在所述银胶沟槽的下方。所述第一锡膏部的宽度大于所述银胶沟槽的宽度。所述具有低翘曲度的电子模组包括至少两个第一锡膏部，所述第一锡膏部对应所述银胶沟槽在所述塑封体上布设轨迹的端点位置设置。至少一个所述第一锡膏部对应所述银胶沟槽在所述塑封体上布设轨迹的拐角处设置。可以降低翘曲度，降低制备电子模组的产品良率，同时产品测试耗费的时间成本。

Description

一种具有低翘曲度的电子模组
技术领域
本实用新型涉及半导体产品技术领域，尤其指一种具有低翘曲度的电子模组。
背景技术
在半导体行业中，系统级封装(SIP，System In a Package)主要是将多种功能性电子元件集成在一个封装内，达到功能整合的目的。需在PCB上贴装模组所需的电子元件，而后通过塑封胶固化制备成电子模组。
现今电子产品的性能越来越强，每个构件所给的空间有限，因此对构件的翘曲程度有严格要求，而在实际生产中，系统级封装制备的电子模组的翘曲程度很大部分无法满足客户的要求，因而常常需要购置测试设备安排场地来测量电子模组的翘曲程度，用以筛选符合客户翘曲要求的产品。无论是测试所耗费时间成本还是产品因翘曲度过高而报废的原料成本都很大，因而，急需制备一种具有低翘曲度的电子模组。
发明内容
本实用新型的目的是提供一种具有低翘曲度的电子模组，可以降低翘曲度，提高制备电子模组的产品良率，同时减少产品测试的时间成本，降低产品因翘曲度过高而报废的原料成本。
本实用新型提供的技术方案如下：一种具有低翘曲度的电子模组，包括：
PCB基板；
若干电子元件，装设在所述PCB基板上；
塑封体，布置在全部或部分所述电子元件表面；
银胶沟槽，位于所述塑封体上以填入银胶；以及，
第一锡膏部，涂覆在所述PCB基板上，且对应设置在所述银胶沟槽的下方。
电子模组一般十分轻薄短小，使得电子元件以及线路的分布密度过高，很多的组件挤在一个狭小的空间内，极易产生电磁干扰(EMI，Electromagnetic Interference)现有的常规做法是在塑封体上设置银胶沟槽以填充银胶，将高频元器件与其他器件分隔以实现电磁屏蔽。经研究发现电子模组在银胶沟槽周边处会产生很大的翘曲，这是银胶的热膨胀系数较大造成的。本技术方案，由于第一锡膏部的热膨胀系数远比银胶的小，将其设置在银胶沟槽的下方，可以有效抵抗银胶的形变，进而降低电子模组的翘曲度。同时，由于制备电子模组过程中，在网板设计(STENCIL DESIGN)时本身就需要在其表面涂覆锡膏，因而本结构不会过多的影响电子模组的制备工艺，也因此降低了使用的门槛和转化工艺的成本，具备极强的实用价值。
优选的，进一步包括第二锡膏部，所述电子元件通过所述第二锡膏部与所述PCB基板连接，所述第一锡膏部与所述电子元件以及所述第二锡膏部错开排布。可以避免第一锡膏部与电子元件或者第二锡膏部重叠时发生短路。
优选的，所述第一锡膏部的宽度大于所述银胶沟槽的宽度。
本技术方案，第一锡膏部宽度大于银胶沟槽，也即其具备相比银胶更大的作用面积，可以更加有效的抵抗银胶的形变。
优选的，所述具有低翘曲度的电子模组包括至少两个第一锡膏部，所述第一锡膏部对应所述银胶沟槽在所述塑封体上布设轨迹的端点位置设置。
本技术方案，由于研发发现电子模组的翘曲产生于银胶沟槽内银胶的形变，可知银胶沟槽两端产生的形变量是最大的，而直接将第一锡膏部设置在银胶沟槽在所述塑封体上布设轨迹的端点位置，可以以较少的锡膏量抵抗银胶形变，得以节省材料并且更加有效降低电子模组的翘曲度。
优选的，至少一个所述第一锡膏部对应所述银胶沟槽在所述塑封体上布设轨迹的拐角处设置。
本技术方案，由于银胶沟槽布设轨迹的拐角处是形状突变处，会由于银胶的形变产生较大的翘曲，因而在此处设置第一锡膏部可以更加有效的降低电子模组的翘曲度。
本实用新型提供的一种具有低翘曲度的电子模组，能够带来以下至少一种有益效果：
1、通过在产生翘曲的银胶所在位置对应设置第一锡膏部，由于第一锡膏部热膨胀率远低于银胶，故其形变量远小于银胶，第一锡膏部可以抵抗银胶的变形，达到降低电子模组整体的翘曲度的目的。
2、产品良率得以提高。
3、可以基于现有的设备，直接使用涂覆机在锡膏的布设位置涂覆锡膏即可，基于原有的solder-paste工艺实现即可，对于原有的操作流程和设备影响较小，实用性强。
4、减少产品测试的时间成本，降低产品因翘曲度过高而报废的原料成本。
附图说明
下面将以明确易懂的方式，结合附图说明优选实施方式，对具有低翘曲度的电子模组的上述特性、技术特征、优点及其实现方式予以进一步说明。
图1-a、图1-b以及图1-c是现有电子模组的结构示意图。
图2-a、图2-b以及图2-c是具有低翘曲度的电子模组的三种结构示意图。
附图标号说明：100、PCB基板，200、电子元件，300、银胶沟槽，400、第一锡膏部，410、a锡膏部，420、b锡膏部，430、c锡膏部，440、d锡膏部，450、e锡膏部，460、f锡膏部，470、g锡膏部，480、h锡膏部，500、塑封体。
具体实施方式
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对照附图说明本实用新型的具体实施方式。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
为使图面简洁，各图中的只示意性地表示出了与本实用新型相关的部分，它们并不代表其作为产品的实际结构。
如图1-a、图1-b所示，是现有技术中电子模组的一般结构，图1-b为在PCB基板表面的布置图，图1-a为图1-b中的A-A向的剖视图，为了说明清楚银胶沟槽与电子元件及PCB基板的相对位置关系，图1-b以及其他附图中以虚线画出了银胶沟槽300在PCB基板100表面的投影线。电子模组的制备过程为，首先在PCB基板100上贴装电子元件200，而后通过塑封封装形成塑封体500，通过镭射或者其他切割手段制得银胶沟槽300，参照图1-b，银胶沟槽300围设在左上角的高频电子元件周侧，其布设的轨迹为相互垂直且圆角过渡的两条直线，在左上角形成一个包络左上角高频电子元件的矩形区域，将其与其他电子元件隔开，实现电磁屏蔽。最后电子模组表面磁控溅射形成电磁屏蔽层。
由于电子模组一般十分轻薄短小，使得电子元件以及线路的分布密度过高，很多的组件挤在一个狭小的空间内，极易产生电磁干扰(EMI，ElectromagneticInterference)，故而在塑封体上设置银胶沟槽以填充银胶，将高频元器件与其他器件分隔以实现电磁屏蔽。而经研究发现电子模组在银胶沟槽周边处会产生很大的翘曲，这是银胶的热膨胀系数较大造成的。
基于这种翘曲机理，如图2-a、图2-b所示，在图1-b所示的原有电子模组结构基础上增设第一锡膏部400，第一锡膏部400通过涂覆机涂覆在PCB基板100上，并且对应设置在银胶沟槽300的下方，以抵抗银胶沟槽300中银胶的变形。其中，图2-a中的PCB基板100上设置一个第一锡膏部400，其沿银胶沟槽300的布设轨迹连续分布，优选的，第一锡膏部400延伸轨迹的宽度大于银胶沟槽300的宽度，可以获得更佳的抗弯效果。示例性的，第一锡膏部400也可为不连续形式的结构，图2-b中，第一锡膏部400包括a锡膏部410、b锡膏部420以及c锡膏部430，且互相之间是分离的、不连续的。具体的，a锡膏部410和b锡膏部420分别对应银胶沟槽300布设轨迹的起始端点位置处设置，c锡膏部430对应银胶沟槽300布设轨迹的拐角位置处设置。当然了，也可以结合图2-a与图2-b的设计特点，PCB基板100上既包括沿银胶沟槽300的布设轨迹连续分布的第一锡膏部，同时又在前述布设轨迹的拐点处和起始端点处设置宽度大于其他部分的锡膏，以加强对此处变形的限制，可以得到更优的抗翘曲效果。
由于原本的电子模组制程中就需将锡膏印刷在PCB上，以便进行贴片和焊接，也即电子元件需通过第二锡膏部与PCB基板连接，而本实施例中新增的第一锡膏部并非为了贴片和焊接，是为了抵抗银胶沟槽300内银胶的变形，故本实施例中第一锡膏部的位置、尺寸和形状设计，只需在网板设计(STENCIL DESIGN)时中加入相应设计参数即可，起到抗翘曲作用的第一锡膏部和起到连接作用的第二锡膏部可以一并通过涂覆机涂覆在PCB基板上，对于原有的制程影响很小，也因此具备很好的实用性。为了防止短路，第一锡膏部应该避让第二锡膏部不与其连接以防止短路，同理第一锡膏部也应该避让电子元件。
示例性的，当银胶沟槽的布设轨迹变化，具备多余一个拐角时，如图1-c所示，银胶沟槽的布设轨迹包括三个拐角，均为变形量较大的位置，设计抵抗变形的第一锡膏部时，一方面可以参照图2-a设计沿银胶沟槽布设轨迹延伸的第一锡膏部，另一方面也可以将银胶沟槽对应设置在银胶沟槽布设轨迹的起始端点处和拐角处，图2-c所示，PCB基板表面包括对应银胶沟槽300布设轨迹拐角处d锡膏部440、e锡膏部450以及f锡膏部460，以及位于银胶沟槽300布设轨迹端点处的g锡膏部470和h锡膏部480。
制备上述实施例中电子模组的制备方法，步骤包括：
S100，使用涂覆机在PCB基板上涂覆第二锡膏部以进行贴片和焊接，同时根据银胶沟槽的设计参数涂覆第一锡膏部到PCB基板上的对应位置，使得最终制备的电子模组中第一锡膏部位于银胶沟槽的下方，第一锡膏部的布设位置依据前述实施例进行优选或组合。完成后进行电子元器件的贴装，同时满足第一锡膏部与电子元件以及第二锡膏部错开排布。
S200，对全部或部分电子元件进行塑封，形成塑封体；
S300，在塑封体上切割形成银胶沟槽，并向其中填入银胶，形成电子模组；
S400，在电子模组的表面磁控溅射形成电磁屏蔽层。
应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (5)

1.一种具有低翘曲度的电子模组，其特征在于，包括：
PCB基板；
若干电子元件，装设在所述PCB基板上；
塑封体，布置在全部或部分所述电子元件表面；
银胶沟槽，位于所述塑封体上以填入银胶；以及，
第一锡膏部，涂覆在所述PCB基板上，且对应设置在所述银胶沟槽的下方。
2.根据权利要求1所述的具有低翘曲度的电子模组，其特征在于：进一步包括第二锡膏部，所述电子元件通过所述第二锡膏部与所述PCB基板连接，所述第一锡膏部与所述电子元件以及所述第二锡膏部错开排布。
3.根据权利要求1所述的具有低翘曲度的电子模组，其特征在于：所述第一锡膏部的宽度大于所述银胶沟槽的宽度。
4.根据权利要求1所述的具有低翘曲度的电子模组，其特征在于：所述具有低翘曲度的电子模组包括至少两个所述第一锡膏部，所述第一锡膏部对应所述银胶沟槽在所述塑封体上布设轨迹的端点位置设置。
5.根据权利要求1-4任一所述的具有低翘曲度的电子模组，其特征在于：至少一个所述第一锡膏部对应所述银胶沟槽在所述塑封体上布设轨迹的拐角处设置。
CN201721243699.XU 2017-09-26 2017-09-26 一种具有低翘曲度的电子模组 Active CN207183263U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201721243699.XU CN207183263U (zh) 2017-09-26 2017-09-26 一种具有低翘曲度的电子模组

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201721243699.XU CN207183263U (zh) 2017-09-26 2017-09-26 一种具有低翘曲度的电子模组

Publications (1)

Publication Number Publication Date
CN207183263U true CN207183263U (zh) 2018-04-03

Family

ID=61748336

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201721243699.XU Active CN207183263U (zh) 2017-09-26 2017-09-26 一种具有低翘曲度的电子模组

Country Status (1)

Country Link
CN (1) CN207183263U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706174A (zh) * 2017-09-26 2018-02-16 环维电子(上海)有限公司 一种具有低翘曲度的电子模组以及该电子模组的制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706174A (zh) * 2017-09-26 2018-02-16 环维电子(上海)有限公司 一种具有低翘曲度的电子模组以及该电子模组的制备方法
CN107706174B (zh) * 2017-09-26 2024-05-10 环维电子(上海)有限公司 一种具有低翘曲度的电子模组以及该电子模组的制备方法

Similar Documents

Publication Publication Date Title
DE10229692B4 (de) Leiterplatte, Mehrchippackung und zugehöriges Herstellungsverfahren
DE19821715B4 (de) Gepacktes integriertes Schaltkreisbauelement und Verfahren zu seiner Herstellung
DE69216867T2 (de) Verkapselte Anordnung mehrerer Halbleiterbausteine und Herstellungsverfahren dafür
CN107645844A (zh) 一种用于pcb的bga局部焊盘镀金的制作方法
DE19626977A1 (de) Dünnfilmvielschichtverdrahtungsplatte und deren Herstellung
CN108022899A (zh) 具有引线部件的电源模块及其制造方法
CN206851157U (zh) 一种阻焊开窗结构、印刷电路板及电子设备
US20110005822A1 (en) Structure of a package for electronic devices and method for manufacturing the package
DE102008019336A1 (de) Halbleiterbausteinpackung zur Verbesserung der Funktion von Wärmeableitung und Erdungsabschirmung
CN108231701A (zh) 无线封装模块及其制作方法
CN106816421A (zh) 集成有功率传输芯片的封装结构的封装方法
CN207183263U (zh) 一种具有低翘曲度的电子模组
CN110310917A (zh) 制造电子装置的方法
US6316291B1 (en) Method of fabricating a non-laminate carrier substrate utilizing a mold
CN100534263C (zh) 电路板导电凸块结构及其制法
CN108269777A (zh) 衬底、半导体封装结构和制造工艺
DE112005000438B4 (de) Eine Zwischenverbindungsstruktur und ein Verfahren zum Verbinden von vergrabenen Signalleitungen mit elektrischen Vorrichtungen
US7880093B2 (en) 3-dimensional substrate for embodying multi-packages and method of fabricating the same
CN107706174A (zh) 一种具有低翘曲度的电子模组以及该电子模组的制备方法
CN100389494C (zh) 集成电路封装的制作工艺
CN108463053B (zh) 一种pcb板设计方法及pcb板
CN206164985U (zh) 一种带焊盘的pcb板
CN106783649A (zh) 一种集成供电系统封装件的封装方法
CN102237323A (zh) 一种带负载电容的微型射频模块封装用pcb载带
CN2458730Y (zh) 封装集成电路基板

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant