CN207166504U - 一种分数阶忆阻混沌电路 - Google Patents

Abstract

本实用新型公布了一种分数阶忆阻混沌电路，由电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电容C8、电容C9、电容Cf1、放大器U0、放大器U1、放大器U2、放大器U3、放大器U4、放大器U5、放大器U6、二极管D1、二极管D2、高速开关K1以及其外围电阻组成，通过调节电阻R可以产生复杂的混沌动力学行为。本实用新型公布了一种分数阶忆阻混沌电路，不含电感，易于硬件实现，拓宽了分数阶忆阻混沌电路的运用范围，丰富了分数阶忆阻混沌电路库。

Description

一种分数阶忆阻混沌电路

技术领域

本发明专利涉及电子线路领域，特别是涉及一种分数阶忆阻混沌电路。

背景技术

混沌系统在生物工程、力学、物理和信息等科学领域具有广泛的应用价值。相比于整数阶混沌系统，分数阶混沌系统更能够准确反映实际非线性系统特性，因此近年来，分数阶混沌系统成为了研究的热点。忆阻器是继电阻电容电感后的第四种元件，具有非线性特性，被运用于分数阶混沌系统可以产生更为丰富的混沌动力学行为，目前分数阶忆阻混沌电路数目稀少，电路较为复杂，包含电感，不利于集成。

发明内容

为解决背景技术中存在的问题，本实用新型提出了一种分数阶忆阻混沌电路，由电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电容C8、电容C9、电容Cf1、放大器U0、放大器U1、放大器U2、放大器U3、放大器U4、放大器U5、放大器U6、二极管D1、二极管D2、高速开关K1以及其外围电阻组成；

其中，放大器U0的正相输入端与放大器U5的正相输入端相连；放大器U0的反相输入端与放大器U0输出端相连；放大器U0的输出端经过电阻Rf7与放大器U2的反相输入端相连；

电阻Rf9连接于放大器U2的反相输入端与放大器U2的输出端之间；电容Cf1连接于放大器U2的正相输入端与放大器U2的输出端之间；放大器U2的正相输入端通过电阻Rf1接地；

放大器U3的正相输入端与放大器U4的反相输入端连接；放大器U3的反相输入端连接-1V的直流电压源；放大器U4的正相输入端连接1V的直流电压源；放大器U3的输出端通过二极管D1与高速开关K1的IN1端口相连；放大器U4的输出端通过二极管D2与高速开关K1的IN1端口相连；二极管D2的阴极通过电阻Rf8接地；

高速开关K1的D1端口通过电阻Rf10接地；高速开关K1的GND端口接地；高速开关K1的S1端口与放大器U6的正相输入端相连；

电阻Rf6连接于放大器U6的正相输入端与放大器U6输出端之间；电阻Rf5连接于放大器U6的反相输入端与放大器U6输出端之间；放大器U6的反相输入端通电阻Rf4与地相连；

电阻Rf3连接于放大器U5的正相输入端与放大器U5输出端之间；电阻Rf2连接于放大器U5的反相输入端与放大器U5输出端之间；放大器U5的反相输入端与高速开关的D1端口相连；

放大器U0的正相输入端与电阻R的一端相连；

电容C1与电阻R1并联后的一端与电阻R的一端相连；电容C2与电阻R2并联后的一端与电容C1与电阻R1并联后的另一端相连；电容C3与电阻R3并联后的一端与电容C2与电阻R2并联后的另一端相连；电容C3与电阻R3并联后的另一端接地；

电阻R的另一端与电容C7与电阻R7并联后的一端相连；电容C8与电阻R8并联后的一端与电容C7与电阻R7并联后的另一端相连；电容C9与电阻R9并联后的一端与电容C8与电阻R8并联后的另一端相连；电容C9与电阻R9并联后的另一端接地；

电阻R的另一端与电容C6与电阻R6并联后的一端相连；电容C5与电阻R5并联后的一端与电容C6与电阻R6并联后的另一端相连；电容C4与电阻R4并联后的一端与电容C5与电阻R5并联后的另一端相连；电容C4与电阻R4并联后的另一端通过R10与放大器U1的输出端相连；

电阻R13连接于放大器U1的反相输入端和放大器U1的输出端之间；放大器U1的反相输入端通过电阻R11与地相连；放大器U1的正相向输入端通过电阻R12接地；放大器U1的正相输入端与电阻R的另一端相连。

本实用新型的有益技术效果是：本实用新型电路不含电感，易于硬件实现，拓宽了分数阶忆阻混沌电路的运用范围，丰富了分数阶忆阻混沌电路库。

附图说明

图1一种分数阶忆阻混沌电路图。

图2 Vc₁-Vc₆相图。

具体实施方式

下面结合附图对本实用新型的具体实施方式做进一步说明。

如图1所示，本实用新型由电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电容C8、电容C9、电容Cf1、放大器U0、放大器U1、放大器U2、放大器U3、放大器U4、放大器U5、放大器U6、二极管D1、二极管D2、高速开关K1以及其外围电阻组成；

其中，放大器U0的正相输入端与放大器U5的正相输入端相连；放大器U0的反相输入端与放大器U0输出端相连；放大器U0的输出端经过电阻Rf7与放大器U2的反相输入端相连；

电阻Rf9连接于放大器U2的反相输入端与放大器U2的输出端之间；电容Cf1连接于放大器U2的正相输入端与放大器U2的输出端之间；放大器U2的正相输入端通过电阻Rf1接地；

放大器U3的正相输入端与放大器U4的反相输入端连接；放大器U3的反相输入端连接-1V的直流电压源；放大器U4的正相输入端连接1V的直流电压源；放大器U3的输出端通过二极管D1与高速开关K1的IN1端口相连；放大器U4的输出端通过二极管D2与高速开关K1的IN1端口相连；二极管D2的阴极通过电阻Rf8接地；

高速开关K1的D1端口通过电阻Rf10接地；高速开关K1的GND端口接地；高速开关K1的S1端口与放大器U6的正相输入端相连；

电阻Rf6连接于放大器U6的正相输入端与放大器U6输出端之间；电阻Rf5连接于放大器U6的反相输入端与放大器U6输出端之间；放大器U6的反相输入端通电阻Rf4与地相连；

电阻Rf3连接于放大器U5的正相输入端与放大器U5输出端之间；电阻Rf2连接于放大器U5的反相输入端与放大器U5输出端之间；放大器U5的反相输入端与高速开关的D1端口相连；

放大器U0的正相输入端与电阻R的一端相连；

电容C1与电阻R1并联后的一端与电阻R的一端相连；电容C2与电阻R2并联后的一端与电容C1与电阻R1并联后的另一端相连；电容C3与电阻R3并联后的一端与电容C2与电阻R2并联后的另一端相连；电容C3与电阻R3并联后的另一端接地；

电阻R的另一端与电容C7与电阻R7并联后的一端相连；电容C8与电阻R8并联后的一端与电容C7与电阻R7并联后的另一端相连；电容C9与电阻R9并联后的一端与电容C8与电阻R8并联后的另一端相连；电容C9与电阻R9并联后的另一端接地；

电阻R的另一端与电容C6与电阻R6并联后的一端相连；电容C5与电阻R5并联后的一端与电容C6与电阻R6并联后的另一端相连；电容C4与电阻R4并联后的一端与电容C5与电阻R5并联后的另一端相连；电容C4与电阻R4并联后的另一端通过R10与放大器U1的输出端相连；

电阻R13连接于放大器U1的反相输入端和放大器U1的输出端之间；放大器U1的反相输入端通过电阻R11与地相连；放大器U1的正相向输入端通过电阻R12接地；放大器U1的正相输入端与电阻R的另一端相连。

本实施例中，选取的放大器U0、放大器U1、放大器U2、放大器U3、放大器U4、放大器U5、放大器U6为AD711，放大器的电源电压为正负12V；

电阻Rf1=10kΩ、电阻Rf2=100kΩ、电阻Rf3=100kΩ、电阻Rf4=2.5kΩ、电阻Rf5=220Ω、电阻Rf6=220Ω、电阻Rf7=220Ω、电阻Rf8=4kΩ，电阻Rf9=48kΩ, 电阻Rf10=1.47kΩ、电阻R1=1.2kΩ、电阻R2=100kΩ、电阻R3=1.2MΩ、电阻R4=1.5kΩ、电阻R5=220kΩ、电阻R6=2MΩ、电阻R7=1kΩ、电阻R8=135kΩ、电阻R9=0.9MΩ、电阻R10=2kΩ、电阻R11=10kΩ、电阻R12=6kΩ；

电容Cf1=1nF电容、C1=1nF、电容C2=47nF、电容C3=1.2uF、电容C4=5nF、电容C5=470nF、电容C6=1.7uF、电容C7=1.5nF、电容C8=500nF、电容C9=10uF;

二极管D1和二极管D2选择1N4148。

图2显示了Vc₁-Vc₆相图，可以看出本实用新型公开的一种分数阶忆阻混沌电路将会产生复杂的动力学行为。

以上所述的仅是本实用新型的优选实施方式，本实用新型不限于以上实施例。可以理解，本领域技术人员在不脱离本实用新型的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本实用新型的保护范围之内。

Claims (1)

1.一种分数阶忆阻混沌电路，其特征在于，由电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电容C8、电容C9、电容Cf1、放大器U0、放大器U1、放大器U2、放大器U3、放大器U4、放大器U5、放大器U6、二极管D1、二极管D2、高速开关K1以及其外围电阻组成；

其中，放大器U0的正相输入端与放大器U5的正相输入端相连；放大器U0的反相输入端与放大器U0输出端相连；放大器U0的输出端经过电阻Rf7与放大器U2的反相输入端相连；

电阻Rf9连接于放大器U2的反相输入端与放大器U2的输出端之间；电容Cf1连接于放大器U2的正相输入端与放大器U2的输出端之间；放大器U2的正相输入端通过电阻Rf1接地；

放大器U3的正相输入端与放大器U4的反相输入端连接；放大器U3的反相输入端连接-1V的直流电压源；放大器U4的正相输入端连接1V的直流电压源；放大器U3的输出端通过二极管D1与高速开关K1的IN1端口相连；放大器U4的输出端通过二极管D2与高速开关K1的IN1端口相连；二极管D2的阴极通过电阻Rf8接地；

高速开关K1的D1端口通过电阻Rf10接地；高速开关K1的GND端口接地；高速开关K1的S1端口与放大器U6的正相输入端相连；

电阻Rf6连接于放大器U6的正相输入端与放大器U6输出端之间；电阻Rf5连接于放大器U6的反相输入端与放大器U6输出端之间；放大器U6的反相输入端通电阻Rf4与地相连；

电阻Rf3连接于放大器U5的正相输入端与放大器U5输出端之间；电阻Rf2连接于放大器U5的反相输入端与放大器U5输出端之间；放大器U5的反相输入端与高速开关的D1端口相连；

放大器U0的正相输入端与电阻R的一端相连；

电容C1与电阻R1并联后的一端与电阻R的一端相连；电容C2与电阻R2并联后的一端与电容C1与电阻R1并联后的另一端相连；电容C3与电阻R3并联后的一端与电容C2与电阻R2并联后的另一端相连；电容C3与电阻R3并联后的另一端接地；

电阻R的另一端与电容C7与电阻R7并联后的一端相连；电容C8与电阻R8并联后的一端与电容C7与电阻R7并联后的另一端相连；电容C9与电阻R9并联后的一端与电容C8与电阻R8并联后的另一端相连；电容C9与电阻R9并联后的另一端接地；

电阻R的另一端与电容C6与电阻R6并联后的一端相连；电容C5与电阻R5并联后的一端与电容C6与电阻R6并联后的另一端相连；电容C4与电阻R4并联后的一端与电容C5与电阻R5并联后的另一端相连；电容C4与电阻R4并联后的另一端通过R10与放大器U1的输出端相连；

电阻R13连接于放大器U1的反相输入端和放大器U1的输出端之间；放大器U1的反相输入端通过电阻R11与地相连；放大器U1的正相向输入端通过电阻R12接地；放大器U1的正相输入端与电阻R的另一端相连。