CN207441244U - 高速数据录取存储系统 - Google Patents
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Abstract
本实用新型的高速数据录取存储系统，包括速率检测与速率差电路、速率差与阈值比较电路、存储器调控电路，速率检测与速率差电路连接速率差与阈值比较电，速率差与阈值比较电路连接存储器调控电路，有效的解决了目前采用总线技术、并行冗余结构，来保证高速数据存储的效率、可靠性带来的难掌握、昂贵，不利于推广应用的问题。本实用新型结构简单，依据现有的存储器，通过运算放大器AR1为核心的减法器将检测的高速数据传输速率与存储器存储速率进行比例减法运算，得出速率差流入运算放大器AR2与最佳速率差对应的电压值进行减法运算，输出两级差值电压分别进行主存储器存储和主存储器、备用存储器并行存储的调控来保证高速数据存储的效率、可靠性。
Description
技术领域
本实用新型涉及数据存储技术领域，特别是一种高速数据录取存储系统。
背景技术
当高速数据录取存储时，保持高速数据存储的效率、可靠性是一个比较棘手的问题，目前多采用双总线或PCI总线技术、并行冗余结构，通过将冗余存储器接入来保证高速数据存储的效率、可靠性，但这种技术非专业技术人员很难掌握，且较为昂贵，且忽略了现有的硬件设备，不利于推广应用。
实用新型内容
针对现有技术存在的不足，本实用新型目的是提供高速数据录取存储系统，有效的解决了目前采用总线技术、并行冗余结构，通过将冗余存储器接入来保证高速数据存储的效率、可靠性带来的非专业技术人员很难掌握，且较为昂贵，且忽略了现有的硬件设备，不利于推广应用的问题。
为了实现上述目的，本实用新型是通过如下的技术方案来实现：包括速率检测与速率差电路、速率差与阈值比较电路、存储器调控电路，其特征在于，速率检测与速率差电路连接速率差与阈值比较电，速率差与阈值比较电路连接存储器调控电路；
所述存储器调控电路包括稳压管Z1，稳压管Z1的负极连接速率差与阈值比较电路的输出端，稳压管Z1的正极分别连接电阻R8的一端、电容C3的一端，电阻R8的另一端和电容C3的另一端连接三极管Q1的基极，三极管Q1的集电极连接电源+4.5V，三极管Q1的发射极分别连接继电器K1线圈一端、晶闸管VTL1的阳极、稳压管Z2的负极，继电器K1线圈另一端连接地，晶闸管VTL1的控制极分别连接稳压管Z2的正极、接地电阻R9的一端、接地电容C4的一端，晶闸管VTL1的阴极连接三极管Q2的基极，三极管Q2的集电极连接电源+5V，三极管Q2的发射极连接继电器K2线圈一端，继电器K1线圈另一端和继电器K2线圈另一端均连接地，继电器K1公共端、继电器K2公共端、电解电容E1的正极、电解电容E2的正极均连接电源+5V，电解电容E1的负极分别连接继电器K1的常开触点、接地电阻R10的一端、主存储器H3的引脚2，主存储器H3的引脚1连接电源+5V，主存储器H3的引脚3连接地，电解电容E2的负极分别连接继电器K2的常开触点、接地电阻R11的一端、备用存储器H4的引脚2，备用存储器H4的引脚1连接电源+5V，备用存储器H4的引脚3连接地。
优选的，所述速率检测与速率差电路包括高速数据传输速率传感器H1、存储器存储速率传感器H2，高速数据传输速率传感器H1的引脚1连接电源+5V，高速数据传输速率传感器H1的引脚3连接地，高速数据传输速率传感器H1的引脚2分别连接接地电容C1的一端、电阻R1的一端，电阻R1的另一端连接运算放大器AR1的反相输入端、电阻R4的一端，电阻R4的另一端连接运算放大器AR1的输出端、电阻R7的一端，存储器存储速率传感器H2的引脚1连接电源+5V，存储器存储速率传感器H2的引脚3连接地，存储器存储速率传感器H2的引脚2分别连接接地电容C2的一端、电阻R2的一端，电阻R2的另一端连接运算放大器AR1的同相输入端、接地电阻R3的一端，运算放大器AR1的引脚4连接地，运算放大器AR1的引脚7连接电源+5V。
本实用新型结构简单，依据现有的存储器，通过运算放大器AR1为核心的减法器将检测的高速数据传输速率与存储器存储速率进行比例减法运算，得出速率差流入运算放大器AR2的同相输入端与反相输入端最佳速率差对应的电压值进行减法运算，输出两级差值电压触发存储器调控电路分别进行主存储器存储和主存储器、备用存储器并行存储的调控，以保证高速数据存储的效率、可靠性。
附图说明
图1为本实用新型的电路连接模块图。
图2为本实用新型的电路连接原理图。
具体实施方式
为有关本实用新型的前述及其他技术内容、特点与功效，在以下配合参考附图1至图2对实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的结构内容，均是以说明书附图为参考。
下面将参照附图描述本实用新型的各示例性的实施例。
实施例一，高速数据录取存储系统，速率检测与速率差电路通过运算放大器AR1为核心的减法器将检测的高速数据传输速率与存储器存储速率进行比例减法运算，得出速率差流入速率差与阈值比较电路中运算放大器AR2的同相输入端与反相输入端最佳速率差对应的电压值进行减法运算，输出两级差值电压触发存储器调控电路分别进行主存储器存储和主存储器、备用存储器并行存储的调控，以保证高速数据存储的效率、可靠性；所述存储器调控电路用于当速率差小于阈值0.5V-1V时，稳压管Z1反向击穿、三极管Q1饱和导通、继电器K1线圈得电常开触点闭合，主存储器存储传输过来的高速数据，当速率差小于阈值0.2-0.4V时（高速数据传输速率变快或存储器速率变慢），晶闸管VTL1触发导通、三极管Q2饱和导通、继电器K2线圈得电常开触点闭合，主存储器、备用存储器并行存储传输过来的高速数据，包括稳压值为1.5V的稳压管Z1，当速率差小于阈值0.5V-1V时，运算放大器AR1减法运算后输出2.2V-1.7V差值电压，稳压管Z1反向击穿，此电压限流电阻R8、加速电容C3加到三极管Q1的基极，三极管Q1的集电极连接电源+4.5V，此时三极管Q1饱和导通，继电器K1线圈得电常开触点闭合，电解电容E1、电阻R10组成的复位电路复位，主存储器H3进入工作状态，存储传输过来的高速数据；速率差小于阈值0.2-0.4V（高速数据传输速率变快或存储器速率变慢）时，运算放大器AR1减法运算后输出2.5V—2.3V差值电压，此电压使稳压管Z1反向击穿、稳压管Z2反向击穿，稳压管Z2、电阻R9、电容C4分压为晶闸管VTL1提供控制极触发电压，晶闸管VTL1触发导通，晶闸管VTL阳极电压经阴极加到三极管Q2的基极，三极管Q2饱和导通，继电器K2线圈得电常开触点闭合，电解电容E2、电阻R11组成的复位电路复位，备用存储器H4也进入工作状态，此时主存储器、备用存储器并行存储传输过来的高速数据。
实施例二，在实施例一的基础上，所述速率检测与速率差电路通过运算放大器AR1为核心的减法器将检测的高速数据传输速率与存储器存储速率进行比例减法运算，得出速率差，包括高速数据传输速率传感器H1、存储器存储速率传感器H2，高速数据传输速率传感器H1的引脚1连接电源+5V，高速数据传输速率传感器H1的引脚3连接地，高速数据传输速率传感器H1的引脚2输出电压信号经接地电容C1耦合到运算放大器AR1的反相输入端，电阻R1、电阻R4为运算放大器AR1的反馈电阻，存储器存储速率传感器H2的引脚1连接电源+5V，存储器存储速率传感器H2的引脚3连接地，存储器存储速率传感器H2的引脚2输出电压信号经接地电容C2耦合到运算放大器AR1的同相输入端，接地电阻R3、电阻R4为运算放大器AR1的偏置电阻，运算放大器AR1的输出端输出速率差，速率差= R4 /R1（反相输入端电压-同相输入端电压），运算放大器AR1的引脚4连接地，运算放大器AR1的引脚7连接电源+5V。
实施例三，在实施例一的基础上，所述速率差与阈值比较电路用于将高速数据传输速率与存储器存储速率差与最佳速率差对应的电压值进行减法运算，输出两级差值电压触发存储器调控电路进行逐级调控，包括运算放大器AR2，运算放大器AR2的同相输入端由运算放大器AR1输出速率差经电阻R7接入，运算放大器AR2的反相输入端由可变电阻RP1、电阻R5的一端、电阻R6组成的分压电路提供阈值电压（高速数据传输速率与存储器存储速率最佳速率差对应的电压值，30MB/S对应的2.7V电压值），当速率差小于阈值0.5V-1V时，运算放大器AR1减法运算后输出2.2V-1.7V差值电压，当速率差小于阈值0.2-0.4V时，运算放大器AR1减法运算后输出2.5V—2.3V差值电压。
本实用新型在进行使用的时候，通过运算放大器AR1为核心的减法器将检测的高速数据传输速率与存储器存储速率进行比例减法运算，得出速率差送到运算放大器AR2的同相输入端与反相输入端阈值电压（高速数据传输速率与存储器存储速率最佳速率差对应的电压值，30MB/S对应的2.7V电压值），当速率差小于阈值0.5V-1V时，运算放大器AR1减法运算后输出2.2V-1.7V差值电压，稳压管Z1反向击穿、三极管Q1饱和导通、继电器K1线圈得电常开触点闭合，电解电容E1、电阻R10组成的复位电路复位，主存储器H3进入工作状态，存储传输过来的高速数据；当速率差小于阈值0.2-0.4V时，运算放大器AR1减法运算后输出2.5V—2.3V差值电压，此电压使稳压管Z1反向击穿、稳压管Z2反向击穿，稳压管Z2、电阻R9、电容C4分压为晶闸管VTL1提供控制极触发电压，晶闸管VTL1触发导通、三极管Q2饱和导通，继电器K2线圈得电常开触点闭合，电解电容E2、电阻R11组成的复位电路复位，备用存储器H4也进入工作状态，此时主存储器、备用存储器并行存储传输过来的高速数据。
Claims (3)
1.高速数据录取存储系统，包括速率检测与速率差电路、速率差与阈值比较电路、存储器调控电路，其特征在于，速率检测与速率差电路连接速率差与阈值比较电，速率差与阈值比较电路连接存储器调控电路；
所述存储器调控电路包括稳压管Z1，稳压管Z1的负极连接速率差与阈值比较电路的输出端，稳压管Z1的正极分别连接电阻R8的一端、电容C3的一端，电阻R8的另一端和电容C3的另一端连接三极管Q1的基极，三极管Q1的集电极连接电源+4.5V，三极管Q1的发射极分别连接继电器K1线圈一端、晶闸管VTL1的阳极、稳压管Z2的负极，继电器K1线圈另一端连接地，晶闸管VTL1的控制极分别连接稳压管Z2的正极、接地电阻R9的一端、接地电容C4的一端，晶闸管VTL1的阴极连接三极管Q2的基极，三极管Q2的集电极连接电源+5V，三极管Q2的发射极连接继电器K2线圈一端，继电器K1线圈另一端和继电器K2线圈另一端均连接地，继电器K1公共端、继电器K2公共端、电解电容E1的正极、电解电容E2的正极均连接电源+5V，电解电容E1的负极分别连接继电器K1的常开触点、接地电阻R10的一端、主存储器H3的引脚2，主存储器H3的引脚1连接电源+5V，主存储器H3的引脚3连接地，电解电容E2的负极分别连接继电器K2的常开触点、接地电阻R11的一端、备用存储器H4的引脚2，备用存储器H4的引脚1连接电源+5V，备用存储器H4的引脚3连接地。
2.根据权利要求1所述的高速数据录取存储系统，其特征在于，所述速率检测与速率差电路包括高速数据传输速率传感器H1、存储器存储速率传感器H2，高速数据传输速率传感器H1的引脚1连接电源+5V，高速数据传输速率传感器H1的引脚3连接地，高速数据传输速率传感器H1的引脚2分别连接接地电容C1的一端、电阻R1的一端，电阻R1的另一端连接运算放大器AR1的反相输入端、电阻R4的一端，电阻R4的另一端连接运算放大器AR1的输出端、电阻R7的一端，存储器存储速率传感器H2的引脚1连接电源+5V，存储器存储速率传感器H2的引脚3连接地，存储器存储速率传感器H2的引脚2分别连接接地电容C2的一端、电阻R2的一端，电阻R2的另一端连接运算放大器AR1的同相输入端、接地电阻R3的一端，运算放大器AR1的引脚4连接地，运算放大器AR1的引脚7连接电源+5V。
3.根据权利要求1所述的高速数据录取存储系统，其特征在于，所述速率差与阈值比较电路包括运算放大器AR2，运算放大器AR2的同相输入端连接电阻R7的另一端，运算放大器AR2的反相输入端连接可变电阻RP1的中间端，可变电阻RP1的上端连接电阻R5的一端，电阻R5的另一端连接电源+5V，可变电阻RP1的下端连接电阻R6的一端，电阻R6的另一端连接地，运算放大器AR1的输出端连接稳压管Z1的负极。
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|---|---|---|---|---|
| CN108988820A (zh) * | 2018-09-30 | 2018-12-11 | 郑州航空工业管理学院 | 一种网络信息分析系统 |
| CN109093649A (zh) * | 2018-08-31 | 2018-12-28 | 许少辉 | 一种搬运机器人的散热装置 |
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