CN207116426U - 一种芯片堆栈立体封装结构 - Google Patents

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Abstract

本实用新型公开了一种芯片堆栈立体封装结构，包括：存储器芯片堆栈体，存储器芯片堆栈体的一安装表面包括一覆晶接合区；重布线层，形成于存储器芯片堆栈体的安装表面上；基板，具有一窗口孔，存储器芯片堆栈体的安装表面安装于基板下，以使得存储器芯片堆栈体的覆晶接合区完整显露在基板的窗口孔中；及缓存芯片，经由窗口孔对准地设置于存储器芯片堆栈体的覆晶接合区上，缓存芯片覆晶接合于重布线层。将基板和缓存芯片分布设置于重布线层的一面，存储器芯片堆栈体设置于重布线层的另一面，通过重布线层实现了基板与缓存芯片连接，缓存芯片与存储器芯片堆栈体连接，不仅减小了封装结构的厚度，缩小了封装结构的体积，缩短了信号传输路径。

Description

一种芯片堆栈立体封装结构
技术领域
本实用新型属于半导体存储器件封装领域，具体涉及一种芯片堆栈立体封装结构。
背景技术
球栅阵列(Ball Grid Array，简称BGA)封装技术为应用在集成电路上的一种表面黏着技术，在基板的背面按阵列方式制出球形触点作为引脚，在基板正面装配大规模集成电路，是多引脚大规模集成电路常用的一种表面贴装型封装技术。
目前，按照集成电路的装配方式的不同，BGA封装结构分为两种。第一种为并列多芯片球栅阵列封装结构，如图1所示，在基板100背面分布有球栅阵列引脚105，缓存芯片102和存储器芯片堆栈体103与基板100正面分别通过第一倒装球栅阵列101和第二倒装球栅阵列104引脚连接，在基板100上方形成塑封体106，且塑封体106将缓存芯片102和存储器芯片堆栈体103包覆。这种封装结构虽然能够有效减小封装体积，但是由于缓存芯片102和存储器芯片堆栈体103分别分布于基板100正面的两端，由于缓存芯片102厚度与存储器芯片堆栈体103的厚度通常不一致，当进行注塑时，流体在基板100正面的流动发生不平衡，导致塑封效果差。第二种为窗口式多芯片堆栈封装技术，如图2所示，基板200的背面分布有球栅阵列引脚201，正面设置存储器芯片堆栈体203，存储器芯片堆栈体203的上表面设置缓存芯片202，存储器芯片堆栈体203与基板200通过引线键合方式连接，具体的，在基板200的背面开设一个窗口，用于容纳用于连接存储器芯片堆栈体203与基板200的焊线206，缓存芯片202与基板200通过引线键合方式连接，具体的通过焊线204连接，最后在基板200的正面注塑封装体205，且包覆存储器芯堆栈体203和缓存芯片202。由于这种封装技术中，基板200、存储器芯片堆栈体203以及缓存芯片202均是对称设置，因此不会导致注塑过程中的流动不平衡，但是通过引线连接则会导致信号传输距离太长，而且由于基板200、存储器芯片堆栈体203以及缓存芯片202是叠层设置，导致封装结构厚度较大。
因此，如何减小封装结构的厚度，缩小封装结构的体积，缩短信号传输，是本领域技术人员急需要解决的技术问题。
实用新型内容
针对上述问题，本实用新型的目的是提供一种芯片堆栈立体封装结构，减小封装结构的厚度，缩小封装结构的体积，缩短信号传输。
为实现上述目的，本实用新型提供一种芯片堆栈立体封装结构，包括：
存储器芯片堆栈体，主要由多个存储芯片堆栈组成，所述存储器芯片堆栈体更包括多个导电穿孔，贯穿所述存储芯片，用以电性沟通所述存储芯片，所述存储器芯片堆栈体的一安装表面包括一覆晶接合区；
重布线层，形成于所述存储器芯片堆栈体的所述安装表面上，所述重布线层包括多个配置在所述覆晶接合区之外的扇出接垫、以及配置在所述覆晶接合区内的多个第一覆晶接垫与多个第二覆晶接垫，所述重布线层还包括多个第一线路与多个第二线路，所述第一线路连接所述扇出接垫与所述第一覆晶接垫，所述第二线路连接所述第二覆晶接垫与所述导电穿孔，所述第一覆晶接垫与所述第二覆晶接垫之间包含一断路间隔；
基板，具有一窗口孔，所述存储器芯片堆栈体的所述安装表面安装于所述基板下，以使得所述存储器芯片堆栈体的所述覆晶接合区完整显露在所述基板的所述窗口孔中，并且所述基板电性连接至所述扇出接垫；及
缓存芯片，经由所述窗口孔对准地设置于所述存储器芯片堆栈体的所述覆晶接合区上，所述缓存芯片覆晶接合于所述重布线层，所述缓存芯片的多个凸块接合至对应的所述第一覆晶接垫与所述第二覆晶接垫。
优选的，在上述芯片堆栈立体封装结构中，所述重布线层还包括至少一第三覆晶接垫以及至少一第三线路，所述第三线路连接所述重布线层的一接地扇出接垫经由所述第三覆晶接垫至所述存储器芯片堆栈体的一接地导电穿孔。
优选的，在上述芯片堆栈立体封装结构中，所述导电穿孔的间距范围为0～10μm，包括右端点值；所述断路间隔大于或者等于所述第一覆晶接垫或者所述第二覆晶接垫中的覆晶垫之间的间距范围10μm～50μm，包括端点值；所述扇出接垫之间的间距范围为50μm～100μm，包括端点值。
优选的，在上述芯片堆栈立体封装结构中，当所述扇出接垫在所述窗口孔之外相对分布时，所述存储器芯片堆栈体更包括多个凸块阵列，设置於所述扇出接垫上，以接合所述基板。
优选的，在上述芯片堆栈立体封装结构中，当所述扇出接垫相对所述窗口孔内分布时，所述芯片堆栈立体封装结构还包含多个引线，经由所述窗口孔连接所述扇出接垫与所述基板的打线垫。
优选的，在上述芯片堆栈立体封装结构中，所述缓存芯片通过凸块结合至所述第一覆晶接垫及所述第二覆晶接垫。
优选的，在上述芯片堆栈立体封装结构中，所述导电穿孔具有芯片长度，并个别贯穿对应的所述存储芯片。
优选的，在上述芯片堆栈立体封装结构中，另包括一封装材料体，包覆所述存储器芯片堆栈体，并且所述封装材料体更填满所述窗口孔，以包覆所述缓存芯片。
优选的，在上述芯片堆栈立体封装结构中，另包括多个焊球，接合于所述基板的未包覆表面。
优选的，在上述芯片堆栈立体封装结构中，每一存储芯片皆具有转置线路，连接所述存储芯片的焊垫与所述导电穿孔，使得所述导电穿孔为密集排列的转置型态。
优选的，在上述芯片堆栈立体封装结构中，所述重布线层与最邻近的所述存储芯片之间更形成一介电缓冲层，所述第二线路穿过所述介电缓冲层连接至所述导电穿孔。
本实用新型由于采用以上技术方案，其具有以下优点：1、将基板和缓存芯片分布设置于重布线层的一面，存储器芯片堆栈体设置于重布线层的另一面，通过重布线层实现了基板与缓存芯片连接，缓存芯片与存储器芯片堆栈体连接，不仅减小了封装结构的厚度，缩小了封装结构的体积，缩短了信号传输路径。2、存储器芯片堆栈体包括叠层设置的至少两个存储芯片，所述存储芯片之间通过导电穿孔阵列连接，导电穿孔做垂直导通，实现芯片之间的互连，相对现有技术并不需要直接利用凸块连接，缩短整体互连线的长度，减小了封装结构的厚度，进而降低驱动信号所需的电功率。3、基板和/或缓存芯片与重布线层通过覆晶倒装连接，进一步缩短了信号传输路径，减少干扰，电信号传递更快速稳定而纯净。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本实用新型进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本实用新型公开的一些实施方式，而不应将其视为是对本实用新型范围的限制。
图1为现有技术提供的一种并列多芯片球栅阵列封装结构示意图；
图2为现有技术提供的一种窗口式多芯片堆栈封装结构示意图；
图3为本实用新型实施例提供的一种芯片堆栈立体封装结构示意图；
图4为本实用新型实施例提供的重布线层表面覆晶接垫分布图；
图5为本实用新型实施例提供的另一种芯片堆栈立体封装结构示意图；
图6为本实用新型实施例提供的另一种芯片堆栈立体封装结构示意图；
图7为本实用新型实施例提供的芯片堆栈立体封装结构侧剖面图。
附图标记
300-存储芯片 301-重布线层 302-缓存芯片 303-基板 304-基板第二表面的焊球 305-缓存芯片的凸块 306-封装材料体 307-窗口孔 308-引线309-基板第一表面的焊球 310-介电缓冲层；
11-第一覆晶接垫 12-第二覆晶接垫 13-扇出接垫 14-导电穿孔 15-第三覆晶接垫 111-第一线路 112-第二线路 113-第三线路。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本实用新型的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本实用新型的描述中，需要理解的是，术语"中心"、"纵向"、"横向"、"长度"、"宽度"、"厚度"、"上"、"下"、"前"、"后"、"左"、"右"、"竖直"、"水平"、"顶"、"底"、"内"、"外"、"顺时针"、"逆时针"等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语"第一"、"第二"仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有"第一"、"第二"的特征可以明示或者隐含地包括一个或者更多个所述特征。在本实用新型的描述中，"多个"的含义是两个或两个以上，除非另有明确具体的限定。
在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语"安装"、"相连"、"连接"应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接:可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。
在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征之"上"或之"下"可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征"之上"、"上方"和"上面"包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征"之下"、"下方"和"下面"包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
在一种具体的实施方式中，如图3、4所示，图3为本实用新型实施例提供的一种芯片堆栈立体封装结构示意图，图4为本实用新型实施例提供的重布线层表面覆晶接垫分布图。
本实施方式中提供的芯片堆栈立体封装结构包括：
存储器芯片堆栈体，主要由多个存储芯片300堆栈组成，存储器芯片堆栈体更包括多个导电穿孔14，贯穿存储芯片300，用以电性沟通存储芯片300，存储器芯片堆栈体的一安装表面包括一覆晶接合区；
重布线层301，形成于存储器芯片堆栈体的安装表面上，包括多个配置在覆晶接合区之外的扇出接垫13、以及配置在覆晶接合区内的多个第一覆晶接垫11与多个第二覆晶接垫12，还包括多个第一线路111与多个第二线路112，第一线路111连接扇出接垫13与第一覆晶接垫11，第二线路112连接第二覆晶接垫12与导电穿孔14，第一覆晶接垫11与第二覆晶接垫12之间包含一断路间隔；
基板303，具有一窗口孔307，存储器芯片堆栈体的安装表面安装于基板303下，以使得存储器芯片堆栈体的覆晶接合区完整显露在基板303的窗口孔307中，并且基板303电性连接至扇出接垫13；及
缓存芯片302，经由窗口孔307对准地设置于存储器芯片堆栈体的覆晶接合区上，缓存芯片302覆晶接合于重布线层301，缓存芯片302的多个凸块305接合至对应的第一覆晶接垫11与第二覆晶接垫12。
其中，基板303与缓存芯片302通过重布线层301上的扇出接垫13和第二覆晶接垫12实现电连接，具体的，基板303电性连接扇出接垫13，扇出接垫13连接第二覆晶接垫12，缓存芯片302的多个凸块305接合至对应的第二覆晶接垫12。缓存芯片302与存储器芯片堆栈体通过导电穿孔14和第一覆晶接垫11实现电连接，具体的，缓存芯片302的多个凸块305接合至对应的第一覆晶接垫11，第一覆晶接垫11与导电穿孔14连接，导电穿孔14贯穿存储器芯片堆栈体中的存储芯片300。基板303和存储器堆栈体之间并没有电连接。上述连接方式具有以下优势：一方面，基板303和/或缓存芯片302与重布线层301通过覆晶倒装连接，进一步缩短了信号传输路径，减少干扰，电信号传递更快速稳定而纯净；另一方面，将基板303和缓存芯片302分布设置于重布线层301的一面，存储器芯片堆栈体设置于重布线层301的另一面，通过重布线层301实现了基板303与缓存芯片302连接，缓存芯片302与存储器芯片堆栈体连接，不仅减小了封装结构的厚度，缩小了封装结构的体积，缩短了信号传输路径。
如图7所示，为了提高各存储芯片300件的连接稳定性，并且确保各存储芯片300保持水平，可将导电穿孔14等间隔的均布在存储芯片300中，并贯穿存储芯片300，导电穿孔14做垂直导通，实现芯片之间的互连，相对现有技术并不需要直接利用凸块连接，缩短整体互连线的长度，减小了封装结构的厚度，进而降低驱动信号所需的电功率。优选地，可在存储芯片300上间隔设置有多组导电连接部，每组导电连接部由多个间隔设置的导电穿孔14组成。其中，设置的导电连接部的组数和每组导电连接部中导电穿孔14的数量可根据工作需要及芯片尺寸进行适应性调整，只要能够满足各存储芯片300间的稳固连接，并且接合后各存储芯片300平间隔排布即可。需要说明的是，导电穿孔14中填充有金属导电介质，由于多数存储芯片300中存在硅元素，因此导电穿孔14即为硅穿孔。
重布线层301作为倒装芯片之间的接口界面，重布线层301将布线限制在表面贴装电路层，对倒装芯片的I/O端口进行重新布局，将原来的芯片四周的I/O焊盘重新布置为面阵列分布形式，尽可能地减少走线长度。在本实施方式中，如图4所示，重布线层301中的表面贴装电路层包括多个配置在覆晶接合区之外的扇出接垫13、以及配置在覆晶接合区内的多个第一覆晶接垫11与多个第二覆晶接垫12，还包括多个第一线路111与多个第二线路112，第一线路111连接扇出接垫13与第一覆晶接垫11，第二线路112连接第二覆晶接垫12与导电穿孔14，第一覆晶接垫11与第二覆晶接垫12之间包含一断路间隔。分布方式不做具体限定，在本方案中，第一覆晶接垫11形成的阵列围绕导电穿孔14形成的阵列分布，第二覆晶接垫12形成的阵列围绕第一覆晶接垫11形成的阵列分布，扇出接垫13形成的阵列围绕在覆晶接合区之外。
基板303的第一表面与存储器芯片堆栈体的安装表面相对，且通过多个凸块309电性连接至重布线层301上的扇出接垫13，进而与缓存芯片302电连接，第二表面植设有多个焊球304，焊球304用于与外部其他元件连接。在一个优选的实施例中，基板303的厚度应大于缓存芯片302的厚度，以保证本实施例的芯片堆栈立体封装结构与外部元件连接时，缓存芯片302位于基板303的窗口孔307内，避免缓存芯片302安装或工作中受外界影响，影响性能。
缓存芯片302的个数至少包括一个，且均设置于基板303开设的窗口孔307内。通过缓存芯片302第一表面设置的凸块305与重布线层301表面的第一覆晶接垫11以及第二覆晶接垫12连接，使得缓存芯片302与存储器芯片堆栈体以及基板303电性连接，连接方式不做具体限定，均在保护范围内。
在上述芯片堆栈立体封装结构的基础上，重布线层301还包括至少一第三覆晶接垫15以及至少一第三线路113，第三线路113连接重布线层301的一接地扇出接垫13经由第三覆晶接垫15至存储器芯片堆栈体的一接地导电穿孔14。
其中，基板303与扇出接垫13接合，经过第三线路113经由第三覆晶接垫15至存储器芯片堆栈体的一接地导电穿孔14，进而实现与存储器芯片堆栈体电连接，为了保证存储芯片300中的数据不丢失，使得扇出接垫13接地，目的是将存储器芯片堆栈体中存储芯片300上的漏电荷接地到基板303上。
在上述芯片堆栈立体封装结构的基础上，导电穿孔14的间距范围为0～10μm，包括右端点值；断路间隔大于或者等于第一覆晶接垫11或者第二覆晶接垫12中的覆晶垫之间的间距范围10μm～50μm，包括端点值；扇出接垫13之间的间距范围为50μm～100μm，包括端点值。
需要指出的是，导电穿孔14之间的间距范围、断路间隔、第一覆晶接垫11或者第二覆晶接垫12中的覆晶垫之间的间距以及扇出接垫13之间的间距包括但不限于上述范围，具体根据芯片堆栈立体封装结构的实际尺寸做相应的调整，均在保护范围内。
在上述芯片堆栈立体封装结构的基础上，当扇出接垫13在窗口孔307之外相对分布时，存储器芯片堆栈体更包括多个凸块阵列(未示出)，设置于扇出接垫13上，以接合基板303。
其中，当扇出接垫13在窗口孔307之外相对分布时，存储器芯片堆栈体的安装表面设置凸块阵列(未示出)，凸块也可以由球栅替换，通过凸块(球栅)键合的方式实现基板303与存储器芯片堆栈体连接，缩小了封装结构的体积，同时使用球栅键合的方式避免了在塑封过程中流体对焊线造成的破坏。
在上述芯片堆栈立体封装结构的基础上，当扇出接垫13相对窗口孔307内分布时，芯片堆栈立体封装结构还包含多个引线308，经由窗口孔307连接扇出接垫与基板303的打线垫。
其中，如图5所示，当扇出接垫相对窗口孔307内分布时，通过引线键合的方式实现基板303与缓存芯片302连接，具体的，多个引线308经由窗口孔307连接扇出接垫03与基板303的打线垫。引线键合的方式使得基板303与缓存芯片302的相对位置灵活设置，可根据重布线层301的面积进行适应性调整，均在保护范围内。
在上述芯片堆栈立体封装结构的基础上，如图6所示，缓存芯片302与基板303分别设置于重布线层301表面的两端。其中，缓存芯片302与基板303的连接方式可参考以上实施例阐述的连接方式，在此不再赘述。
在上述芯片堆栈立体封装结构的基础上，缓存芯片302通过凸块305结合至第一覆晶接垫11及第二覆晶接垫12。
在上述芯片堆栈立体封装结构的基础上，导电穿孔14具有芯片长度，并个别贯穿对应的存储芯片300。
在上述芯片堆栈立体封装结构的基础上，另包括一封装材料体306，包覆存储器芯片堆栈体，并且封装材料体306更填满所述窗口孔307，以包覆缓存芯片302。由于基板303、缓存芯片302在重布线层301表面对称设置，因此，在注塑过程中流动平衡，封装材料体306结构整齐。
在上述芯片堆栈立体封装结构的基础上，为了便于与外部其他元件连接，另包括多个焊球304，接合于基板303的未包覆表面。
在上述芯片堆栈立体封装结构的基础上，每一存储芯片300皆具有转置线路，连接存储芯片300的焊垫与导电穿孔14，使得导电穿孔14为密集排列的转置型态。
其中，由于通过导电穿孔14将多个存储芯片300连接起来，需要在存储芯片300的中心部分设计密集导电穿孔14阵列，这时导电穿孔14的位置与原有存储芯片300表面的焊盘位置不吻合，因此，需要在存储芯片300表面做转置线路，用于将焊盘位置转置为导电穿孔14的位置。
在上述芯片堆栈立体封装结构的基础上，重布线层301与最邻近的存储芯片300之间更形成一介电缓冲层310，第二线路112穿过介电缓冲层310连接至导电穿孔14。
其中，如图7所示，介电缓冲层310即绝缘层，通常可用氧化硅或氮化硅等作为介电绝缘层310。重布线层301的金属化图形的表面贴装电路可以直接形成在介电缓冲层310表面，或者是形成在沉积于介电缓冲层310表面的聚合物层上，以提高其性能。由于在最上层存储芯片300上形成了重布线层301，重布线层301内部设置了复杂的导电线路，因而需要在重布线层301与最上层存储芯片300表面之间设计绝缘层，以起到使重布线层301的导电线路与存储芯片300表面绝缘、防止击穿的作用。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种芯片堆栈立体封装结构，其特征在于，包括：
存储器芯片堆栈体，主要由多个存储芯片堆栈组成，所述存储器芯片堆栈体更包括多个导电穿孔，贯穿所述存储芯片，用以电性沟通所述存储芯片，所述存储器芯片堆栈体的一安装表面包括一覆晶接合区；
重布线层，形成于所述存储器芯片堆栈体的所述安装表面上，所述重布线层包括多个配置在所述覆晶接合区之外的扇出接垫、以及配置在所述覆晶接合区内的多个第一覆晶接垫与多个第二覆晶接垫，所述重布线层还包括多个第一线路与多个第二线路，所述第一线路连接所述扇出接垫与所述第一覆晶接垫，所述第二线路连接所述第二覆晶接垫与所述导电穿孔，所述第一覆晶接垫与所述第二覆晶接垫之间包含一断路间隔；
基板，具有一窗口孔，所述存储器芯片堆栈体的所述安装表面安装于所述基板下，以使得所述存储器芯片堆栈体的所述覆晶接合区完整显露在所述基板的所述窗口孔中，并且所述基板电性连接至所述扇出接垫；及
缓存芯片，经由所述窗口孔对准地设置于所述存储器芯片堆栈体的所述覆晶接合区上，所述缓存芯片覆晶接合于所述重布线层，所述缓存芯片的多个凸块接合至对应的所述第一覆晶接垫与所述第二覆晶接垫。
2.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，所述重布线层还包括至少一第三覆晶接垫以及至少一第三线路，所述第三线路连接所述重布线层的一接地扇出接垫经由所述第三覆晶接垫至所述存储器芯片堆栈体的一接地导电穿孔。
3.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，所述导电穿孔的间距范围为0～10μm，包括右端点值；所述断路间隔大于或者等于所述第一覆晶接垫或者所述第二覆晶接垫中的覆晶垫之间的间距范围10μm～50μm，包括端点值；所述扇出接垫之间的间距范围为50μm～100μm，包括端点值。
4.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，当所述扇出接垫在所述窗口孔之外相对分布时，所述存储器芯片堆栈体更包括多个凸块阵列，设置于所述扇出接垫上，以接合所述基板。
5.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，当所述扇出接垫相对所述窗口孔内分布时，所述芯片堆栈立体封装结构还包含多个引线，经由所述窗口孔连接所述扇出接垫与所述基板的打线垫。
6.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，所述缓存芯片通过凸块结合至所述第一覆晶接垫及所述第二覆晶接垫。
7.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，所述导电穿孔具有芯片长度，并个别贯穿对应的所述存储芯片。
8.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，另包括一封装材料体，包覆所述存储器芯片堆栈体，并且所述封装材料体更填满所述窗口孔，以包覆所述缓存芯片。
9.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，另包括多个焊球，接合于所述基板的未包覆表面。
10.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，每一存储芯片皆具有转置线路，连接所述存储芯片的焊垫与所述导电穿孔，使得所述导电穿孔为密集排列的转置型态。
11.如权利要求1至10任一项所述的芯片堆栈立体封装结构，其特征在于，所述重布线层与最邻近的所述存储芯片之间更形成一介电缓冲层，所述第二线路穿过所述介电缓冲层连接至所述导电穿孔。
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