CN207067929U - 一种片上系统复位分时控制结构 - Google Patents

Abstract

本实用新型公开了一种片上系统复位分时控制结构，该结构包括外部输入时钟CLK_in、外部输入复位RESET#、外部输入数据信号DATA_in、片上系统时钟CLK_sys、片上系统复位RST_sys、分时选定后数据输出信号DATA_cap、分时复位控制模块U01、锁相环标定控制模块U02、复用引脚功能锁存模块U03和系统同步复位生成模块U04，所述分时复位控制模块U01的输入端为外部输入时钟CLK_in和外部输入复位RESET#，所述分时复位控制模块U01的输出端输出端为RST_iner。本实用新型在解决主机访问不同的模式的同时减少了芯片引脚的数量，避免了主机访问模式的增加与芯片引脚数量的冲突，引脚通过分时复用结构，实现了分时复位的自动管理，减少了引脚数量，减少芯片的体积，提高芯片的效率。

Description

一种片上系统复位分时控制结构

技术领域

本实用新型涉及芯片技术领域，尤其涉及一种片上系统复位分时控制结构。

背景技术

随着集成电路技术的发展，经济效益驱动的芯片设计，向着两个方向不断发展，一是越来越强大的功能，以适用更多的应用需求，从而获得更大的市场；二是越来越小的面积，以获得在相同成本投入下的更多的产品数量，从而获得更多的收益。必然的是，芯片的强大功能实现需付出更多的实现面积开销。

例如，某芯片为获得更广的适用性，可支持四种主机访问模式，但是四种主机接口的实现，需要四套相应芯片引脚，带来了四倍的引脚数目开销，从而增大了面积。为解决这一矛盾，引脚复用技术被广泛采用，实现了在确定的应用中，选择确定的主机访问模式。需要解决的问题是，芯片在工作开始之前，就需要识别出采用的是哪一种主机模式。本实用新型所述的，就是一种为解决上述问题，而采用引脚分时复用结构，概括讲，就是将芯片引脚按照“复位时”和“工作时”，进行分时复用，“复位时”引脚功能为主机模式选择，“工作时”引脚功能为其他，如，中断请求等。需要特别关注的是，主机模式选择在“复位时”确定，在“工作时”维持有效，以确保芯片应用过程中，可一直按照被选模式运行。

与面积越来越小趋势对应的是，芯片的速度越来越快，集成锁相环（PLL）成为片上高速时钟产生的通用解决方案，将慢速时钟CLK_IN输入锁相环PLL，经过PLL倍频后生成所需系统快速时钟CLK_SYS。典型PLL从上电起振到稳定输出时钟信号，需要一定时间，通常在微秒到毫秒级别，因此，需要采用一种定时结构以标定PLL稳定输出，即系统时钟CLK_SYS稳定可用的时间点。而这一时间点必须在系统复位期间内，原因是复位一旦结束，标志着芯片要开始工作了。

但上述对于片上系统的复位需求，不能依赖于对芯片复位输入信号的约束，这样将减轻用户使用复杂度，因此，需要一种片上的复位管理结构来自动实现分时复位的管理。

发明内容

本实用新型的目的是为了解决现有技术中存在的缺点，而提出的一种片上系统复位分时控制结构。

为了实现上述目的，本实用新型采用了如下技术方案：

一种片上系统复位分时控制结构，该结构包括外部输入时钟CLK_in、外部输入复位RESET#、外部输入数据信号DATA_in、片上系统时钟CLK_sys、片上系统复位RST_sys、分时选定后数据输出信号DATA_cap、分时复位控制模块U01、锁相环标定控制模块U02、复用引脚功能锁存模块U03和系统同步复位生成模块U04，所述分时复位控制模块U01的输入端为外部输入时钟CLK_in和外部输入复位RESET#，所述分时复位控制模块U01的输出端输出端为RST_iner；所述锁相环标定控制模块U02的输入端为外部输入时钟CLK_in和RST_iner，所述锁相环标定控制模块U02的输出端为PLL_locked和片上系统时钟CLK_sys；所述复用引脚功能锁存模块U03的输入端为片上系统时钟CLK_sys、外部输入数据信号DATA_in和RST_cap，所述复用引脚功能锁存模块U03输出端为分时选定后数据输出信号DATA_cap；所述系统同步复位生成模块U04的输入端为片上系统时钟CLK_sys和RST_ref，所述系统同步复位生成模块U04的输出端为片上系统复位RST_sys，所述锁相环标定控制模块U02的输出端PLL_locked分别与复用引脚功能锁存模块U03的输入端RST_cap以及系统同步复位生成模块U04的输入端RST_ref连接。

优选的，所述分时复位控制模块U01包括DFF1、DFF2、DFF3、DFF4和XNOR，所述DFF1、DFF2、DFF3和DFF4均为D型触发器，所述D型触发器包括D端、C端和Q端，所述D为数据端，所述C端为时钟端，所述Q端为输出端，所述XNOR为2输入异或非门，所述XNOR包括A端、B端和Y端，所述A端和B端均为输入端，所述Y为输出端。

优选的，所述锁相环标定控制模块U02包括定时器1、锁相环、DFF5、DFF6和AND，所述DFF5和DFF6均为D型触发器；所述AND为两输入与门，所述AND包括A端、B端和Y端，所述A端和B端均为输入端，所述Y端为输出端；所述定时器1包括R1端、C1端和Q1端，所述R1端为定时器复位端，所述C1端为定时器时钟端，所述Q1端为定时结果输出；所述包括锁相环包括输入端in和输出端out，所述输入端in为低速时钟，所述输出端out为锁相环倍频后输出的高速时钟。

优选的，所述复位引脚功能锁存模块U03包括MUX、DFFR1、DFFR2和DFFR3，所述DFFR1、DFFR2和DFFR3均为异步复位D型触发器，所述异步复位D型触发器包括R端、D端、C端和Q端，所述MUX包括A端、B端、C端和Y端。

优选的，所述系统同步复位生成模块U04包括定时器2、DFFR4和DFFR5，所述DFFR4和DFFR5均为D型触发器；所述定时器2与定时器结构相同。

本实用新型的有益效果：

在解决主机访问不同的模式的同时减少了芯片引脚的数量，避免了主机访问模式的增加与芯片引脚数量的冲突，引脚通过分时复用结构，实现了分时复位的自动管理，减少了引脚数量，减少芯片的体积，提高芯片的效率。

附图说明

图1为本实用新型提出的一种片上系统复位分时控制结构的结构示意图；

图2为本实用新型提出的一种片上系统复位分时控制结构分时复位控制模块U01的结构示意图；

图3为本实用新型提出的一种片上系统复位分时控制结构锁相环标定控制模块U02的结构示意图；

图4为本实用新型提出的一种片上系统复位分时控制结构复用引脚功能锁存模块U03的结构示意图；

图5为本实用新型提出的一种片上系统复位分时控制结构系统同步复位生成模块U04的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。

参照图1-5，一种片上系统复位分时控制结构，该结构包括外部输入时钟CLK_in、外部输入复位RESET#、外部输入数据信号DATA_in、片上系统时钟CLK_sys、片上系统复位RST_sys、分时选定后数据输出信号DATA_cap、分时复位控制模块U01、锁相环标定控制模块U02、复用引脚功能锁存模块U03和系统同步复位生成模块U04，分时复位控制模块U01的输入端为外部输入时钟CLK_in和外部输入复位RESET#，分时复位控制模块U01的输出端输出端为RST_iner；锁相环标定控制模块U02的输入端为外部输入时钟CLK_in和RST_iner，锁相环标定控制模块U02的输出端为PLL_locked和片上系统时钟CLK_sys；复用引脚功能锁存模块U03的输入端为片上系统时钟CLK_sys、外部输入数据信号DATA_in和RST_cap，复用引脚功能锁存模块U03输出端为分时选定后数据输出信号DATA_cap；系统同步复位生成模块U04的输入端为片上系统时钟CLK_sys和RST_ref，系统同步复位生成模块U04的输出端为片上系统复位RST_sys，锁相环标定控制模块U02的输出端PLL_locked分别与复用引脚功能锁存模块U03的输入端RST_cap以及系统同步复位生成模块U04的输入端RST_ref连接，分时复位控制模块U01包括DFF1、DFF2、DFF3、DFF4和XNOR，DFF1、DFF2、DFF3和DFF4均为D型触发器，D型触发器包括D端、C端和Q端，D为数据端，C端为时钟端，Q端为输出端，XNOR为2输入异或非门，XNOR包括A端、B端和Y端，A端和B端均为输入端，Y为输出端，锁相环标定控制模块U02包括定时器1、锁相环、DFF5、DFF6和AND，DFF5和DFF6均为D型触发器；AND为两输入与门，AND包括A端、B端和Y端，A端和B端均为输入端，Y端为输出端；定时器1包括R1端、C1端和Q1端，R1端为定时器复位端，C1端为定时器时钟端，Q1端为定时结果输出；包括锁相环包括输入端in和输出端out，输入端in为低速时钟，输出端out为锁相环倍频后输出的高速时钟，复位引脚功能锁存模块U03包括MUX、DFFR1、DFFR2和DFFR3，DFFR1、DFFR2和DFFR3均为异步复位D型触发器，异步复位D型触发器包括R端、D端、C端和Q端，MUX包括A端、B端、C端和Y端，系统同步复位生成模块U04包括定时器2、DFFR4和DFFR5，DFFR4和DFFR5均为D型触发器；定时器2与定时器结构相同。

本实用新型中，

如图2中：

DFF1的D1端与U01的外部输入复位RESET#连接，DFF1的C1端与外部输入时钟CLK_in连接,DFF1的Q1端与DFF2的D2端连接；DDF2的D2端与DFF1的Q1端连接，DDF2的C2端与外部输入时钟CLK_in连接，DDF2的Q2端与DFF3的D3端连接；DDF3的D3端与DFF2的Q2端连接，DDF3的端C3与外部输入时钟CLK_in连接，DDF3的Q3端与DFF4的D4端连接；DDF4的D4端与DFF3的Q3端连接，DDF4的C4端与外部输入时钟CLK_in连接，DDF4的Q4端与XNOR的B端连接；XNOR的A端分别与DFF4的输出端D4和DFF3的Q3端连接，XNORY端与RST_iner连接。

如图3中：

定时器1的R1端与RST_iner连接，定时器1的C1端分别与的外部输入时钟CLK_in和锁相环的输入端in连接，定时器1的Q1端与DFF5的D5端连接；锁相环的输出端out分别与DFF5的C5端、DFF6C6的端和AND的B端连接；DFF5的Q5端与DFF6的D6端连接，DFF6的端Q6分别与AND的A端和PLL_locked连接；AND的Y端与片上系统时钟CLK_sys连接。

如图4中：

MUX的A端与DFFR3的Q3端连接，MUX的B端与外部输入数据信号DATA_in连接，MUX的C端与片上系统复位RST_sys连接，MUX的Y端与DFFR1的D1端连接；DFFR1的Q1端与DFFR2的D2端连接，DFFR2的Q2端与DFFR3的D3端连接，DFFR3的Q3端与分时选定后数据输出信号DATA_cap连接，DFFR1的R1端、DFFR2的R2端和DFFR3的R3端均与RST_cap连接，DFFR1的C1端、DFFR2的C2端和DFFR3的C3端均与片上系统时钟CLK_sys连接。

如图5中：

定时器2的R2端与RST_ref连接，定时器2的C2端分别与片上系统时钟CLK_sys、DFFR4的C4端和DFFR5的C5连接，定时器2的Q2端分别与DFFR4的R4端和DFFR5的R5连接，DFFR4的Q4端与DFFR5的D5端连接，DFFR5的Q端与片上系统复位RST_sys连接。

该设计在解决主机访问不同的模式的同时减少了芯片引脚的数量，避免了主机访问模式的增加与芯片引脚数量的冲突，引脚通过分时复用结构，实现了分时复位的自动管理，减少了引脚数量，减少芯片的体积，提高芯片的效率。

以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，都应涵盖在本实用新型的保护范围之内。

Claims (5)

1.一种片上系统复位分时控制结构，该结构包括外部输入时钟CLK_in、外部输入复位RESET#、外部输入数据信号DATA_in、片上系统时钟CLK_sys、片上系统复位RST_sys、分时选定后数据输出信号DATA_cap、分时复位控制模块U01、锁相环标定控制模块U02、复用引脚功能锁存模块U03和系统同步复位生成模块U04，其特征在于：所述分时复位控制模块U01的输入端为外部输入时钟CLK_in和外部输入复位RESET#，所述分时复位控制模块U01的输出端输出端为RST_iner；所述锁相环标定控制模块U02的输入端为外部输入时钟CLK_in和RST_iner，所述锁相环标定控制模块U02的输出端为PLL_locked和片上系统时钟CLK_sys；所述复用引脚功能锁存模块U03的输入端为片上系统时钟CLK_sys、外部输入数据信号DATA_in和RST_cap，所述复用引脚功能锁存模块U03输出端为分时选定后数据输出信号DATA_cap；所述系统同步复位生成模块U04的输入端为片上系统时钟CLK_sys和RST_ref，所述系统同步复位生成模块U04的输出端为片上系统复位RST_sys，所述锁相环标定控制模块U02的输出端PLL_locked分别与复用引脚功能锁存模块U03的输入端RST_cap以及系统同步复位生成模块U04的输入端RST_ref连接。

2.根据权利要求1所述的一种片上系统复位分时控制结构，其特征在于，所述分时复位控制模块U01包括DFF1、DFF2、DFF3、DFF4和XNOR，所述DFF1、DFF2、DFF3和DFF4均为D型触发器，所述D型触发器包括D端、C端和Q端，所述D为数据端，所述C端为时钟端，所述Q端为输出端，所述XNOR为2输入异或非门，所述XNOR包括A端、B端和Y端，所述A端和B端均为输入端，所述Y为输出端。

3.根据权利要求1所述的一种片上系统复位分时控制结构，其特征在于，所述锁相环标定控制模块U02包括定时器1、锁相环、DFF5、DFF6和AND，所述DFF5和DFF6均为D型触发器；所述AND为两输入与门，所述AND包括A端、B端和Y端，所述A端和B端均为输入端，所述Y端为输出端；所述定时器1包括R1端、C1端和Q1端，所述R1端为定时器复位端，所述C1端为定时器时钟端，所述Q1端为定时结果输出；所述锁相环包括输入端in和输出端out，所述输入端in为低速时钟，所述输出端out为锁相环倍频后输出的高速时钟。

4.根据权利要求1所述的一种片上系统复位分时控制结构，其特征在于，所述复用引脚功能锁存模块U03包括MUX、DFFR1、DFFR2和DFFR3，所述DFFR1、DFFR2和DFFR3均为异步复位D型触发器，所述异步复位D型触发器包括R端、D端、C端和Q端，所述MUX包括A端、B端、C端和Y端。

5.根据权利要求1所述的一种片上系统复位分时控制结构，其特征在于，所述系统同步复位生成模块U04包括定时器2、DFFR4和DFFR5，所述DFFR4和DFFR5均为D型触发器；所述定时器2与定时器1结构相同。