CN207053484U - 一种接口电路 - Google Patents
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Abstract
本实用新型提供一种接口电路，其包括：第一输出逻辑单元；第一输出驱动组合，其包括多个并联的第一输出驱动晶体管以及分别与各个第一输出驱动晶体管串联的多个第一电阻；第二输出逻辑单元；第二输出驱动组合，其包括多个并联的第二输出驱动晶体管及分别与各个第一输出驱动晶体管串联的多个第一电阻。在短自校准模式下，在输出数据为0时，将校验值输入所述第一输出逻辑单元，第一输出逻辑单元利用新的校验值更新原来的校验值，在输出数据为1时，将所述校验值输入所述第二输出逻辑单元，第二输出逻辑单元利用新的校验值更新原来的校验值。这样，可以让系统在不需停止读写的情况下完成短自校准。
Description
【技术领域】
本实用新型涉及电路接口，尤其涉及一种无需中断数据传输就能完成自校准的接口电路。
【背景技术】
现有DDR(Double Data Rate)系统自校准方式中，随着工作温度电压等因素的改变，需要每128毫秒进行128时钟周期的短自校准，在此期间，读写停止。在一些要求严格的系统设备中，数据需连续读写，不能随意停止，因而与短自校准形成冲突。即使在要求不严格的系统中，也会因为等待短自校准导致系统数据传输效率低下。
因此，需要提出一种方案来克服上述问题。
【实用新型内容】
本实用新型的目的在于提供一种接口电路，其可以让系统在不需停止读写的情况下完成短自校准，解决系统冲突，提高数据传输效率。
为了解决上述问题，根据本实用新型的一个方面，本实用新型提供一种接口电路，其包括：第一输出逻辑单元，其接收输出数据输入和校验值输入，并基于输出数据和校验值得到第一组驱动信号，将该组驱动信号通过多个输出端输出；第一输出驱动组合，其包括多个并联的第一输出驱动晶体管以及分别与各个第一输出驱动晶体管串联的多个第一电阻，每个第一输出驱动晶体管的源极接电源，每个第一输出驱动晶体管的漏极与对应的第一电阻的一端相连，对应的第一电阻的另一端与接口电路的输出端相连，各个第一输出驱动晶体管的栅极分别与对应的第一输出逻辑单元的多个输出端相连；第二输出逻辑单元，其接收输出数据输入和校验值输入，并基于输出数据和校验值得到第二组驱动信号，将该组驱动信号通过多个输出端输出；第二输出驱动组合，其包括多个并联的第二输出驱动晶体管及分别与各个第一输出驱动晶体管串联的多个第一电阻，每个第二输出驱动晶体管的源极接地，每个第二输出驱动晶体管的漏极与对应的第二电阻的一端相连，对应的第二电阻的另一端与接口电路的输出端相连，各个第二输出驱动晶体管的栅极分别与对应的第二输出逻辑单元的多个输出端相连；在短自校准模式下，在输出数据为0时，将所述校验值输入所述第一输出逻辑单元，第一输出逻辑单元利用新的校验值更新原来的校验值，在输出数据为1时，第一输出逻辑单元不接收新的校验值；在短自校准模式下，在输出数据为1时，将所述校验值输入所述第二输出逻辑单元，第二输出逻辑单元利用新的校验值更新原来的校验值，在输出数据为0时，第二输出逻辑单元不接收新的校验值。
进一步的，所述接口电路还包括：第一多选择输入门，其在输出数据为0时，将输入端的数据输出至其输出端，在输出数据为1时，不将输入端的数据输出至其输出端，第一多选择输入门的输入端输入校验值；第二多选择输入门，其在输出数据为1时，将输入端的数据输出至其输出端，在输出数据为0时，不将输入端的数据输出至其输出端，第二多选择输入门的输入端输入校验值。
进一步的，在输出数据为1时，第一输出逻辑单元基于输出数据和校验值得到第一组驱动信号，以使得部分第一输出驱动晶体管导通，部分第一输出驱动晶体管截止，第二输出逻辑单元基于输出数据和校验值得到第二组驱动信号，以使得所有第二输出驱动晶体管截止；在输出数据为0时，第一输出逻辑单元基于输出数据和校验值得到第一组驱动信号，以使得所有第一输出驱动晶体管截止，第二输出逻辑单元基于输出数据和校验值得到第二组驱动信号，以使得部分第二输出驱动晶体管导通，部分第二输出驱动晶体管截止。
与现有技术相比，本实用新型中的电路接口，可以让系统在不需停止读写的情况下完成短自校准，解决系统冲突，提高数据传输效率。
【附图说明】
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为本实用新型中的电路接口在一个实施例中的结构示意图。
【具体实施方式】
为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
图1为本实用新型中的电路接口100在一个实施例中的结构示意图。
所述接口电路包括：第一输出驱动组合110、第一输出逻辑单元120、第二输出驱动组合130、第二输出逻辑单元140。
第一输出逻辑单元120接收输出数据输入和校验值输入，并基于输出数据和校验值得到第一组驱动信号，将该组驱动信号通过多个输出端输出。第一输出驱动组合110包括多个并联的第一输出驱动晶体管MP1、MP2、……、MPn以及分别与各个第一输出驱动晶体管串联的多个第一电阻R11、R12、……、R1n，其中n为第一输出驱动晶体管的个数，其大于等于2。每个第一输出驱动晶体管的源极接电源，每个第一输出驱动晶体管的漏极与对应的第一电阻的一端相连，第一电阻的另一端与接口电路的输出端相连，各个第一输出驱动晶体管MP1、MP2、……、MPn的栅极分别与对应的第一输出逻辑单元120的多个输出端相连。第一输出驱动晶体管可以为PMOS晶体管。
第二输出逻辑单元140接收输出数据输入和校验值输入，并基于输出数据和校验值得到第二组驱动信号，将该组驱动信号通过多个输出端输出。第二输出驱动组合130包括多个并联的第二输出驱动晶体管MN1、MN2、……、MNn以及分别与各个第一输出驱动晶体管串联的多个第二电阻R21、R22、……、R2n，其中n为第一输出驱动晶体管的个数，其大于等于2。每个第二输出驱动晶体管的源极接地，每个第二输出驱动晶体管的漏极与对应的第二电阻的一端相连，第二电阻R2的另一端与接口电路的输出端相连。各个第二输出驱动晶体管MN1、MN2、……、MNn的栅极分别与对应的第二输出逻辑单元140的多个输出端相连。第二输出驱动晶体管可以为NMOS晶体管。
在短自校准模式下，在输出数据为0时，将所述校验值输入所述第一输出逻辑单元120，第一输出逻辑单元120利用新的校验值更新原来的校验值，在输出数据为1时，第一输出逻辑单元120不接收新的校验值。在短自校准模式下，在输出数据为1时，将所述校验值输入所述第二输出逻辑单元140，第二输出逻辑单元140利用新的校验值更新原来的校验值，在输出数据为0时，第二输出逻辑单元不接收新的校验值。
在输出数据为1时，第一输出逻辑单元120基于输出数据和校验值得到第一组驱动信号，以使得部分第一输出驱动晶体管导通，部分第一输出驱动晶体管截止，第二输出逻辑单元基于输出数据和校验值得到第二组驱动信号，以使得所有第二输出驱动晶体管截止，这样接口电路的输出端输出1。在输出数据为0时，第一输出逻辑单元120基于输出数据和校验值得到第一组驱动信号，以使得所有第一输出驱动晶体管截止，第二输出逻辑单元140基于输出数据和校验值得到第二组驱动信号，以使得部分第二输出驱动晶体管导通，部分第二输出驱动晶体管截止，这样接口电路的输出端输出0。
本实用新型，在第一输出驱动晶体管全部截止期间，完成了第一输出逻辑单元的校验值的更新，在第二输出驱动晶体管全部截止期间，完成了第二输出逻辑单元的校验值的更新，可以让系统在不需停止读写的情况下完成短自校准，解决系统冲突，提高数据传输效率。
在一个实施例中，所述接口电路100还包括第一多选择输入门和第二多选择输入门。第一多选择输入门在输出数据为0时，将输入端的数据输出至其输出端，在输出数据为1时，不将输入端的数据输出至其输出端，第一多选择输入门的输入端输入校验值；第二多选择输入门在输出数据为1时，将输入端的数据输出至其输出端，在输出数据为0时，不将输入端的数据输出至其输出端，第二多选择输入门的输入端输入校验值。
本实用新型中的“相连”、“相接”、“连接”等表示电性连接的词的含义均表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本实用新型的具体实施方式所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (4)
1.一种接口电路，其特征在于，其包括：
第一输出逻辑单元，其接收输出数据输入和校验值输入，并基于输出数据和校验值得到第一组驱动信号，将该组驱动信号通过多个输出端输出；
第一输出驱动组合，其包括多个并联的第一输出驱动晶体管以及分别与各个第一输出驱动晶体管串联的多个第一电阻，每个第一输出驱动晶体管的源极接电源，每个第一输出驱动晶体管的漏极与对应的第一电阻的一端相连，对应的第一电阻的另一端与接口电路的输出端相连，各个第一输出驱动晶体管的栅极分别与对应的第一输出逻辑单元的多个输出端相连；
第二输出逻辑单元，其接收输出数据输入和校验值输入，并基于输出数据和校验值得到第二组驱动信号，将该组驱动信号通过多个输出端输出；
第二输出驱动组合，其包括多个并联的第二输出驱动晶体管及分别与各个第一输出驱动晶体管串联的多个第一电阻，每个第二输出驱动晶体管的源极接地，每个第二输出驱动晶体管的漏极与对应的第二电阻的一端相连，对应的第二电阻的另一端与接口电路的输出端相连，各个第二输出驱动晶体管的栅极分别与对应的第二输出逻辑单元的多个输出端相连；
在短自校准模式下，在输出数据为0时，将所述校验值输入所述第一输出逻辑单元，第一输出逻辑单元利用新的校验值更新原来的校验值，在输出数据为1时，第一输出逻辑单元不接收新的校验值；
在短自校准模式下，在输出数据为1时，将所述校验值输入所述第二输出逻辑单元，第二输出逻辑单元利用新的校验值更新原来的校验值，在输出数据为0时，第二输出逻辑单元不接收新的校验值。
2.根据权利要求1所述的接口电路，其特征在于，其还包括：
第一多选择输入门，其在输出数据为0时，将输入端的数据输出至其输出端，在输出数据为1时，不将输入端的数据输出至其输出端，第一多选择输入门的输入端输入校验值；
第二多选择输入门，其在输出数据为1时，将输入端的数据输出至其输出端，在输出数据为0时，不将输入端的数据输出至其输出端，第二多选择输入门的输入端输入校验值。
3.根据权利要求1所述的接口电路，其特征在于，
在输出数据为1时，第一输出逻辑单元基于输出数据和校验值得到第一组驱动信号，以使得部分第一输出驱动晶体管导通，部分第一输出驱动晶体管截止，第二输出逻辑单元基于输出数据和校验值得到第二组驱动信号，以使得所有第二输出驱动晶体管截止；
在输出数据为0时，第一输出逻辑单元基于输出数据和校验值得到第一组驱动信号，以使得所有第一输出驱动晶体管截止，第二输出逻辑单元基于输出数据和校验值得到第二组驱动信号，以使得部分第二输出驱动晶体管导通，部分第二输出驱动晶体管截止。
4.根据权利要求1所述的接口电路，其特征在于，第一输出驱动晶体管为PMOS晶体管，第二输出驱动晶体管为NMOS晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720762373.1U CN207053484U (zh) | 2017-06-28 | 2017-06-28 | 一种接口电路 |
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| CN201720762373.1U CN207053484U (zh) | 2017-06-28 | 2017-06-28 | 一种接口电路 |
Publications (1)
| Publication Number | Publication Date |
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| CN207053484U true CN207053484U (zh) | 2018-02-27 |
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ID=61493358
Family Applications (1)
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| CN201720762373.1U Withdrawn - After Issue CN207053484U (zh) | 2017-06-28 | 2017-06-28 | 一种接口电路 |
Country Status (1)
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| CN (1) | CN207053484U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107094014A (zh) * | 2017-06-28 | 2017-08-25 | 灿芯半导体(上海)有限公司 | 一种接口电路 |
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2017
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN107094014A (zh) * | 2017-06-28 | 2017-08-25 | 灿芯半导体(上海)有限公司 | 一种接口电路 |
| CN107094014B (zh) * | 2017-06-28 | 2023-10-03 | 灿芯半导体(上海)股份有限公司 | 一种接口电路 |
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| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
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| CP01 | Change in the name or title of a patent holder | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20180227 Effective date of abandoning: 20231003 |
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