CN206865610U - 视频拼接处理器 - Google Patents

Abstract

本实用新型实施例公开了一种视频拼接处理器，包括图像主处理电路和连接所述图像主处理电路的微控制器。所述图像主处理电路包括前级图像处理器和后级图像处理器；所述前级图像处理器具有视频输入接口、第一串行收发器和连接在所述视频输入接口和所述第一串行收发器之间的数据处理单元，所述后级图像处理器具有第二串行收发器、视频输出接口和连接在所述第二串行收发器和所述视频输出接口之间的画面拼接单元，所述第一串行收发器连接所述第二串行收发器。本实用新型可以解决单片FPGA实现多画面拼接时资源有限、硬件成本高的问题。

Description

视频拼接处理器

技术领域

本实用新型涉及视频处理技术领域，尤其涉及一种视频拼接处理器。

背景技术

显示屏可显示单通道视频输入图像，也可同时显示多组视频输入图像，各个通道图像可以平铺形成多宫格，每个通道的图像可以任意比例缩小。这种实现效果多用于监控系统、户外或室内屏幕广告、舞台屏幕显示等应用场景。

传统的多路输入源-单通道输出系统通常采用一个FPGA芯片，该FPGA芯片内部的每个图像处理单元处理m路输入图像数据，总共n个单元处理m×n路输入源的数据，最后拼接输出。其中，图像输入源缩小的比例参数、缓存进内存的地址参数以及从内存读出的地址参数均通过MCU进行配置。

由于单片FPGA的I/O资源和内部处理资源有限，所以传统方案能够处理的最大输入源通常比较少，而采用更多I/O和内部处理资源的单片FPGA会明显增加硬件成本。

实用新型内容

本实用新型的实施例提供一种视频拼接处理器，解决单片FPGA资源有限、硬件成本高的问题。

一方面，提供了一种视频拼接处理器，包括：图像主处理电路和连接所述图像主处理电路的微控制器；所述图像主处理电路包括前级图像处理器和后级图像处理器；所述前级图像处理器具有视频输入接口、第一串行收发器和连接在所述视频输入接口和所述第一串行收发器之间的数据处理单元，所述后级图像处理器具有第二串行收发器、视频输出接口和连接在所述第二串行收发器和所述视频输出接口之间的画面拼接单元，所述第一串行收发器连接所述第二串行收发器。

在本实用新型的一个实施例中，所述前级图像处理器为多个，所述多个前级图像处理器分别连接所述后级图像处理器中的多个所述第二串行收发器，所述多个前级图像处理器与所述后级图像处理器为多对一连接关系。

在本实用新型的一个实施例中，所述多个前级图像处理器之间依次级联。

在本实用新型的一个实施例中，所述后级图像处理器包括第二视频输入接口和连接在所述画面拼接单元和所述第二视频输入接口之间的数据处理单元。

在本实用新型的一个实施例中，所述第一串行收发器和所述第二串行收发器均为吉比特收发器。

在本实用新型的一个实施例中，所述吉比特收发器为串行器/解串器收发器。

在本实用新型的一个实施例中，所述前级图像处理器和所述后级图像处理器均包括可编程逻辑器件。

再一方面，提供了一种视频拼接处理器，包括：微控制器和连接所述微控制器的多个可编程逻辑器件；所述多个可编程逻辑器件包括一个第一可编程逻辑器件和除所述第一可编程逻辑器件之外的多个第二可编程逻辑器件；所述多个第二可编程逻辑器件通过吉比特收发器接口以并联方式连接至所述第一可编程逻辑器件。

在本实用新型的一个实施例中，每一个所述第二可编程逻辑器件具有多个视频输入接口，所述第一可编程逻辑器件具有视频输出接口。

在本实用新型的一个实施例中，所述多个第二可编程逻辑器件之间依次级联。

上述技术方案中的一个技术方案具有如下优点或有益效果：采用多级图像处理器来构建图像主处理电路，其作为前级的图像处理器主要用于对输入源图像的数据处理并将处理后图像数据发送至作为后级的图像处理器，而作为后级的图像处理器主要用于接收处理后图像数据并进行画面拼接输出；通过多级图像处理器来分工合作，可以有效利用图像处理器的I/O资源和内部处理资源，达到降低硬件成本的目的。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型第一实施例中的视频拼接处理器的结构示意图；

图2和图3为单通道多画面拼接显示的不同效果示意图。

图4为本实用新型其它实施例中的视频拼接处理器的结构示意图；

图5为本实用新型另一其它实施例中的视频拼接处理器的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

第一实施例

如图1所示，本实用新型第一实施例中提供的一种视频拼接处理器10，包括：图像主处理电路11和连接图像主处理电路11的微控制器13。

其中，图像主处理电路11包括前级图像处理器111、112、…、11n和后级图像处理器110。每一个前级图像处理器例如11n具有视频输入接口、串行收发器11n3和连接在视频输入接口和串行收发器11n3之间的数据处理单元11n1；后级图像处理器110具有多个串行收发器1101、视频输出接口和连接在串行收发器1101和视频输出接口之间的画面拼接单元1103；当然后级图像处理器110也可以设置有视频输入接口和连接在其视频输入接口和画面拼接单元1103之间的数据处理单元1105。前级图像处理器111、112、…、11n通过各自的串行收发器分别连接至后级图像处理器110中的多个串行收发器1101，从而前级图像处理器111、112、…、11n与后级图像处理器110形成多对一连接关系。再者，值得一提的是，视频输入接口的前端可以连接视频解码器例如DVI、HDMI等视频解码器，视频输出接口的后端可以连接视频编码器例如DVI、HDMI等视频编码器。

假设每一个前级图像处理器111、112、…、11n和后级图像处理器110均有m路视频输入接口以接收m路输入源，则图1左侧n个视频处理器111、112、…、11n主要完成对应m×n路图像输入源的数据处理以及将处理后图像数据通过各自的串行收发器例如11n3的TX端发送出去。这里的数据处理由各自的数据处理单元例如11n1实现，其主要包含输入源的缩放处理例如缩小、按顺序缓存进内存、按顺序从内存读出以及数据封装四个流程。其中，输入源缩小的比例参数、缓存进内存的地址参数以及从内存读出的地址参数均通过微控制器13进行配置。

承上述，右侧的一个图像处理器110主要完成通过其串行收发器1101的RX端接收左侧每个图像处理器111、112、…、11n输出的m×n路处理后图像数据，对应m路输入源的数据处理以及将m×(n+1)路处理后图像数据进行拼接处理，最后输出拼接画面。此处的数据处理流程和前级n个图像处理器111、112、…、11n内的对应功能相同，这里的输入源缩小的比例参数、缓存进内存的地址参数以及从内存读出的地址参数同样通过微控制器13进行配置。

再者，用户可以通过人机交互界面经由微控制器13控制多画面拼接输出的显示效果，主要包含：1)从m×(n+1)路输入源中任意选择几路或全部输入源作为最后的画面拼接输出；2)配置选择的输入源的水平/垂直缩小比例；3)配置画面拼接输出图像的水平/垂直分辨率；4)按需对选择的输入源进行拼接排序等。当用户配置好所有参数后，微控制器13将用户配置的参数发送给后级图像处理器110进行参数配置，然后后级图像处理器110就以该参数对相关的输入源进行画面拼接输出。此外，用户还可以实时修改配置参数，画面拼接输出实时更新用户的参数配置结果，图2所示为单通道输出的4×5宫格画面拼接显示且其每路输入源缩小比例一致，图3所示为单通道输出的十四宫格画面拼接显示且其各路输入源缩小比例不一致。

在本实施例中，前级图像处理器111、112、…、11n和后级图像处理器110均可以通过可编程逻辑器件例如现场可编程门阵列(FPGA)芯片来实现。在各个图像处理器110-11n均由可编程逻辑器件实现的情况下，作为前级的多个可编程逻辑器件是通过各自的串行收发器接口(也即串行收发器的对外接口)以并联方式连接至作为后级的可编程逻辑器件。再者，微控制器13例如是MCU，像基于ARM内核的MCU等微控制器；串行收发器11n1、1101优选为吉比特收发器，其数据传输速率通常在1Gbps以上，像串行器/解串器(Serializer/DeSerializer)收发器(简称SerDes收发器)就可适用于此；从而在各个图像处理器110、111、112、…、11n均由可编程逻辑器件实现且采用SerDes收发器时，作为前级的多个可编程逻辑器件就可以通过各自的SerDes收发器接口以并联方式连接至作为后级的可编程逻辑器件的多个SerDes收发器接口。

综上所述，本实施例采用多级图像处理器来构建图像主处理电路，其作为前级的图像处理器主要用于对输入源图像的数据处理并将处理后图像数据发送至作为后级的图像处理器，而作为后级的图像处理器主要用于接收处理后图像数据并进行画面拼接输出；通过多级图像处理器来分工合作，可以有效利用图像处理器的I/O资源和内部处理资源，达到降低硬件成本的目的。此外，由于可以在一个显示屏上同时显示多输入通道图像，使得用户可以从一个显示屏上得到更多的信息，丰富了显示屏的显示信息，而且单通道输出显示多个拼接画面的功能完全可以节省多个显示屏的开销。再者，用户对输入源配置参数可任意修改，从而实现不同的画面拼接显示效果。

在其它实施例中，如图4所示，后级图像处理器110也可以不设置视频输入接口来接收输入源以及相应地不设置数据处理单元来对接收的输入源图像进行数据处理。

在另一其它实施例中，如图5所示，各个前级图像处理器111、112、…、11n还可以进一步依次级联在一起，如此一来各个前级图像处理器111、112、…、11n之间可以进行图像数据共享。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多路单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多路网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (10)

1.一种视频拼接处理器，其特征在于，包括图像主处理电路和连接所述图像主处理电路的微控制器；

所述图像主处理电路包括前级图像处理器和后级图像处理器；所述前级图像处理器具有视频输入接口、第一串行收发器和连接在所述视频输入接口和所述第一串行收发器之间的数据处理单元，所述后级图像处理器具有第二串行收发器、视频输出接口和连接在所述第二串行收发器和所述视频输出接口之间的画面拼接单元，所述第一串行收发器连接所述第二串行收发器。

2.根据权利要求1所述的视频拼接处理器，其特征在于，所述前级图像处理器为多个，所述多个前级图像处理器分别连接所述后级图像处理器中的多个所述第二串行收发器，所述多个前级图像处理器与所述后级图像处理器为多对一连接关系。

3.根据权利要求2所述的视频拼接处理器，其特征在于，所述多个前级图像处理器之间依次级联。

4.根据权利要求1所述的视频拼接处理器，其特征在于，所述后级图像处理器包括第二视频输入接口和连接在所述画面拼接单元和所述第二视频输入接口之间的数据处理单元。

5.根据权利要求1至4任意一项所述的视频拼接处理器，其特征在于，所述第一串行收发器和所述第二串行收发器均为吉比特收发器。

6.根据权利要求5所述的视频拼接处理器，其特征在于，所述吉比特收发器为串行器/解串器收发器。

7.根据权利要求1所述的视频拼接处理器，其特征在于，所述前级图像处理器和所述后级图像处理器均包括可编程逻辑器件。

8.一种视频拼接处理器，其特征在于，包括：微控制器和连接所述微控制器的多个可编程逻辑器件；所述多个可编程逻辑器件包括一个第一可编程逻辑器件和除所述第一可编程逻辑器件之外的多个第二可编程逻辑器件；所述多个第二可编程逻辑器件通过吉比特收发器接口以并联方式连接至所述第一可编程逻辑器件。

9.根据权利要求8所述的视频拼接处理器，其特征在于，每一个所述第二可编程逻辑器件具有多个视频输入接口，所述第一可编程逻辑器件具有视频输出接口。

10.根据权利要求8所述的视频拼接处理器，其特征在于，所述多个第二可编程逻辑器件之间依次级联。