CN206236066U - Cpu测试系统 - Google Patents

Abstract

本实用新型实施例提供一种CPU测试系统，包括第一中央处理器CPU、第二CPU、增强联合测试行为组EJTAG接口、第一控制开关、第二控制开关，其中，所述EJTAG接口的测试信号输出端与所述第一CPU的测试信号输入端连接；所述第一CPU的测试结果输出端通过所述第一控制开关与所述EJTAG接口的测试结果输入端连接；所述第一CPU和所述第二CPU通过总线连接；所述第二CPU的测试信号输入端通过所述第二控制开关与所述第一CPU的测试信号输入端连接；所述第二CPU的测试结果输出端通过第三控制开关与所述EJTAG接口的测试结果输入端连接。用于提高对CPU的测试效率。

Description

CPU测试系统

技术领域

本实用新型实施例涉及计算机技术领域，尤其涉及一种CPU测试系统。

背景技术

目前，通常采用增强联合测试行为组(Enhanced Joint Test Action Group，简称EJTAG)接口对主板中的中央处理器(Central Processing Unit，简称CPU)进行测试。

在实际应用过程中，随着用户需求的不断提高，在主板中可以设置多个CPU。在现有技术中，当需要对主板中的多个CPU进行测试时，先进行测试布线，具体的，为每一个CPU设置一个单独的EJTAG接口，并分别将各个EJTAG接口与测试设备(例如电脑)连接，使得测试布线过程复杂；在测试过程中，测试人员需要分别通过各个CPU对应的EJTAG接口和测试设备对各个CPU进行测试。

由上可知，在现有技术中，测试布线过程复杂，且测试过程复杂，导致对CPU测试的效率低下。

实用新型内容

本实用新型实施例提供一种CPU测试系统，用于提高对CPU的测试效率。

第一方面，本实用新型提供一种CPU测试系统，包括第一中央处理器CPU、第二CPU、增强联合测试行为组EJTAG接口、第一控制开关、第二控制开关，其中，

所述EJTAG接口的测试信号输出端与所述第一CPU的测试信号输入端连接；

所述第一CPU的测试结果输出端通过所述第一控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第一控制开关闭合时，所述第一CPU向所述EJTAG接口发送所述第一CPU的测试结果；

所述第一CPU和所述第二CPU通过总线连接；

所述第二CPU的测试信号输入端通过所述第二控制开关与所述第一CPU的测试信号输入端连接，以使所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试信号；

所述第二CPU的测试结果输出端通过第三控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第二控制开关闭合时，所述第二CPU向所述EJTAG接口发送所述第二CPU的测试结果、及所述第一CPU通过所述总线向所述第二CPU发送的第一CPU的测试结果。

在一种可能的实施方式中，所述第一控制开关闭合时，所述第二控制开关断开；所述第二控制开关闭合时，所述第一控制开关断开。

在另一种可能的实施方式中，所述第一CPU的测试时钟输入端与所述EJTAG接口的测试时钟输出端连接；

所述第一CPU的测试复位端与所述EJTAG接口的测试复位端连接；

所述第一CPU的测试模式选择端分别与所述EJTAG接口的测试模式选择端连接。

在另一种可能的实施方式中，所述第二CPU的测试时钟输入端通过所述第二控制开关与所述第一CPU的测试时钟输入端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的时钟信号；

所述第二CPU的测试复位端通过所述第二控制开关与所述第一CPU的测试复位端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的复位信号；

所述第二CPU的测试模式选择端通过所述第二控制开关与所述第一CPU的测试模式选择端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试模式。

在另一种可能的实施方式中，所述第二控制开关包括第一子开关、第二子开关、第三子开关、第四子开关和第五子开关，所述第一子开关、所述第二子开关、所述第三子开关、所述第四子开关和所述第五子开关同时断开、同时闭合，其中，

所述第二CPU的测试信号输入端通过所述第一子开关与所述第一CPU的测试信号输入端连接；

所述第二CPU的测试结果输出端通过所述第二子开关与所述EJTAG接口的测试结果输入端连接；

所述第二CPU的测试时钟输入端通过所述第三子开关与所述第一CPU的测试时钟输入端连接；

所述第二CPU的测试复位端通过所述第四子开关与所述第一CPU的测试复位端连接；

所述第二CPU的测试模式选择端通过所述第五子开关与所述第一CPU的测试模式选择端连接。

在另一种可能的实施方式中，所述EJTAG接口的电源端与所述第一CPU的电压输出端连接。

在另一种可能的实施方式中，所述EJTAG接口还与测试设备连接，其中，

所述EJTAG接口用于接收所述测试设备发送的测试信号，并向所述测试设备发送所述第一CPU或第二CPU发送的测试结果。

在另一种可能的实施方式中，所述第一控制开关为12pin6路拨码开关中的一路开关，所述第二控制开关为所述12pin6路拨码开关中的五路开关。

本实用新型提供的CPU测试系统，通过第一控制开关和第二控制开关控制EJTAG接口与第一CPU和第二CPU的连接关系，进而实现通过一个EJTAG接口可以同时第一CPU和第二CPU进行测试，简化测试布线过程及测试过程，进而提高对CPU进行测试的效率；进一步的，在主板中减少了EJTAG接口的数量，进而节省主板中的空间，还降低测试成本。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型提供的CPU测试系统的应用场景示意图；

图2为本实用新型提供的CPU测试系统的结构示意图一；

图3为本实用新型提供的CPU测试系统的结构示意图二。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图1为本实用新型提供的CPU测试系统的应用场景示意图，请参见图1，包括第一CPU 101、第二CPU 102、控制开关103、EJTAG接口104和测试设备105。其中，第一CPU 101和第二CPU 102可以为设置在同一主板中的CPU，第一CPU 101和第二CPU 102分别与控制开关103连接，控制开关103与EJTAG接口104连接，该控制开关103可以控制第一CPU 101和第二CPU102与EJTAG接口104的连接关系，以使EJTAG接口104同时对第一CPU 101和第二CPU 102中的一个或多个进行测试；测试设备105可以为电脑等设备，测试设备105可以协助EJTAG接口104对CPU进行测试。在本申请中，可以通过一个EJTAG接口对多个CPU进行测试，不但可以节省主板中的空间，还可以简化测试布线过程及测试过程，进而提高对CPU进行测试的效率。

下面，通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。

图2为本实用新型提供的CPU测试系统的结构示意图一，请参见图2，该CPU测试系统可以包括第一中央处理器CPU 201、第二CPU 202、EJTAG接口203、第一控制开关204、第二控制开关205，其中，

EJTAG接口203的测试信号输出端与第一CPU 201的测试信号输入端(CPU1-TDI)连接；

第一CPU 201的测试结果输出端(CPU1-TDO)通过第一控制开关204与EJTAG接口203的测试结果输入端(EJTAG接口203中的引脚5)连接，以使第一控制开关204闭合时，第一CPU 201向EJTAG接口203发送第一CPU 201的测试结果；

第一CPU 201和第二CPU 202通过总线连接；

第二CPU 202的测试信号输入端(CPU2-TDI)通过第二控制开关205与第一CPU 201的测试信号输入端连接，以使第二控制开关205闭合时，第一CPU 201通过总线向第二CPU202发送第一CPU 201接收到的测试信号；

第二CPU 202的测试结果输出端(CPU2-TDO)通过第三控制开关与EJTAG接口203的测试结果输入端连接，以使第二控制开关205闭合时，第二CPU 202向EJTAG接口203发送第二CPU 202的测试结果、及第一CPU201通过总线向第二CPU 202发送的第一CPU 201的测试结果。

在图2所示的实施例中，在第一控制开关204闭合之后，第一CPU 201的测试结果输出端与EJTAG接口203的测试结果输入端连通，以使第一CPU201可以将其测试结果发送至EJTAG接口203。在第二控制开关205闭合之后，第一CPU 201的测试信号输入端与第二CPU202的测试信号输入端连通，以使第一CPU 201可以将器接收的测试信号通过数据总线发送至第二CPU202，同时，第二CPU 202的测试结果输出端与EJTAG接口203的测试结果输入端连通，以使第二CPU 202可以将其测试结果、及第一CPU 201通过总线向第二CPU 202发送的第一CPU 201的测试结果发送至EJTAG接口203。可选的，第一控制开关204可以为拨码开关，第二控制开关205也可以为拨码开关。

可选的，为了便于对信号进行控制，在同一时刻，第一控制开关204和第二控制开关205中最多有一个开关处于闭合状态，即，第一控制开关204闭合时，第二控制开关205断开；第二控制开关205闭合时，第一控制开关204断开。

在第一控制开关204闭合、第二控制开关205断开时，第一CPU 201的测试信号输入端和第一CPU 201的测试结果输出端均与EJTAG接口203连接，以使EJTAG接口203可以对第一CPU 201进行正常测试。

在第一控制开关204断开、第二控制开关205闭合时，第一CPU 201的测试信号输入端与EJTAG接口203连接，第一CPU 201的测试结果可以通过数据总线发送给第二CPU 202，并通过第二CPU 202的测试结果输出端发送至EJTAG接口203，因此，EJTAG接口203可以对第一CPU 201进行正常测试；同时，第二控制开关205闭合后，第一CPU 201可以将其接收到的测试信号(EJTAG接口203向第一CPU 201发送的)通过总线发送至第二CPU 202，第二CPU202的测试结果输出端可以与EJTAG接口203连接，因此，EJTAG接口203也可以对第二CPU202进行正常测试。

下面，对图2实施例所示的CPU测试系统的工作过程进行详细说明。

当用户只需要对第一CPU 201进行测试时，用户可以将第一控制开关204闭合、并将第二控制开关205断开；在测试过程中，EJTAG接口203将测试信号通过测试信号输出端(引脚3)发送至第一CPU 201的测试信号输入端(CPU1-TDI)，第一CPU 201根据接收到的测试信号进行测试，并将测试结果通过第一CPU 201的测试结果输出端(CPU1-TDO)输出，由于第一控制开关204处于闭合状态，使得从第一CPU 201的测试结果输出端输出的测试结果可以反馈至EJTAG接口203的测试结果输入端(引脚5)，由EJTAG接口203对第一CPU 201的测试结果进行处理。

当用户需要对第一CPU 201和第二CPU 202进行同时测试时，用户可以将第一控制开关204断开，并将第二控制开关205闭合；在测试过程中，EJTAG接口203将测试信号通过测试信号输出端(引脚3)发送至第一CPU 201的测试信号输入端(CPU1-TDI)，同时，由于第二控制开关205闭合使得第一CPU 201通过总线将接收到的测试信号发送至第二CPU 202，第一CPU 201和第二CPU 202分别根据接收到的测试进行测试；在第一CPU 201根据测试信号得到测试结果之后，第一CPU 201通过总线向第二CPU 202发送测试结果，第二CPU 202将第一CPU 201的测试结果通过第二CPU 202的测试结果输出端(CPU2-TDO)发送至EJTAG接口203，同时，第二CPU 202根据测试信号得到测试结果之后，第二CPU 202将第二CPU 202的测试结果通过第二CPU 202的测试结果输出端(CPU2-TDO)发送至EJTAG接口203。

可选的，在第二CPU 202接收到第一CPU 201的测试结果之后，可以对第一CPU 201的测试结果进行标识，以使EJTAG接口203可以区分出第一CPU 201的测试结果和第二CPU202的测试结果。可选的，EJTAG接口203还可以与测试设备(例如计算机)相连，并将CPU的测试结果发送至测试设备，并由测试设备对测试结果进行处理。

可选的，第二CPU 202的数量可以为一个，也可以为多个，当第二CPU202的数量为多个时，对第二CPU 202与第一CPU 201的连接关系进行适应性修改，以使EJTAG接口203可以单独对第一CPU 201进行测试，或者，对第一CPU 201和多个第二CPU 202进行同时测试，本实用新型对多个第二CPU 202与第一CPU 201的连接关系不再进行赘述。

可选的，在实际应用过程中，还可以根据实际需要对换第一CPU 201和第二CPU202的连接关系，以实现通过EJTAG接口203可以单独对第二CPU202进行测试，或者，通过EJTAG接口203对第一CPU 201和第二CPU 202进行同时测试。

本实用新型提供的CPU测试系统，通过第一控制开关204和第二控制开关205控制EJTAG接口203与第一CPU 201和第二CPU 202的连接关系，进而实现通过一个EJTAG接口203可以同时对第一CPU 201和第二CPU 202进行测试，简化测试布线过程及测试过程，进而提高对CPU进行测试的效率；进一步的，在主板中减少了EJTAG接口的数量，进而节省主板中的空间，还降低测试成本。

在图2所示实施例的基础上，为了便于对第一CPU 201和第二CPU 202进行更为精准的测试，可以对第一CPU 201和第二CPU 202的测试时钟输入端、测试复位端、及测试模式选择端进行适应性连接，具体的，请参见图3所示的实施例。

图3为本实用新型提供的CPU测试系统的结构示意图二，在图2所示实施例的基础上，请参见图3，各部件的连接关系如下：

第一CPU 201的测试时钟输入端(CPU1-TCK)与EJTAG接口203的测试时钟输出端(引脚9)连接，EJTAG接口203可以向第一CPU 201发送时钟信号，该时钟信号用于进行时钟同步；

第一CPU 201的测试复位端(CPU1-TRST)与EJTAG接口203的测试复位端(引脚1)连接，EJTAG接口203可以向第一CPU 201发送复位信号，该复位信号可以将CPU的状态恢复至预设状态，例如，在开始对CPU进行测试时，可以向CPU发送复位信号；

第一CPU 201的测试模式选择端(CPU1-TMS)分别与EJTAG接口203的测试模式选择端(引脚7)连接，EJTAG接口203可以向第一CPU 201发送测试模式，以使第一CPU 201按照相应的测试模式进行测试；

第二CPU 202的测试时钟输入端(CPU2-TCK)通过第二控制开关205与第一CPU 201的测试时钟输入端连接，用于在第二控制开关205闭合时，第一CPU 201通过总线向第二CPU202发送第一CPU 201接收到的时钟信号；

第二CPU 202的测试复位端(CPU2-TRST)通过第二控制开关205与第一CPU 201的测试复位端连接，用于在第二控制开关205闭合时，第一CPU201通过总线向第二CPU 202发送第一CPU 201接收到的复位信号；

第二CPU 202的测试模式选择端(CPU2-TMS)通过第二控制开关205与第一CPU 201的测试模式选择端连接，用于在第二控制开关205闭合时，第一CPU 201通过总线向第二CPU202发送第一CPU 201接收到的测试模式；

在图3所示的实施例中，当第二控制开关205闭合之后，第一CPU 201的测试信号输入端与第二CPU 202的测试信号输入端连通，第二CPU 202的测试结果输出端与EJTAG接口203的测试结果输入端连通，第一CPU 201的测试时钟输入端与第二CPU 202的测试时钟输入端连通，第一CPU 201的测试复位端与第二CPU 202的测试复位端连通，第一CPU 201的测试模式选择端与第二CPU 202的测试模式选择端连通。

当第一控制开关204闭合、第二控制开关205断开时，EJTAG接口203通过引脚9将测试时钟发送至第一CPU 201的测试时钟输入端，EJTAG接口203通过引脚1将测试复位信号发送至第一CPU 201的测试复位端，EJTAG接口203通过引脚7将测试模式发送至第一CPU 201的测试模式选择端。

当第一控制开关204断开、第二控制开关205闭合时，EJTAG接口203通过引脚9将测试时钟发送至第一CPU 201的测试时钟输入端，第一CPU 201并通过总线将该测试时钟发送至第二CPU 202的测试时钟输入端；EJTAG接口203通过引脚1将测试复位信号发送至第一CPU 201的测试复位端，第一CPU 201并通过总线将该复位信号发送至第二CPU 202的测试复位端；EJTAG接口203通过引脚7将测试模式发送至第一CPU 201的测试模式选择端，第一CPU 201并通过总线将测试模式发送至第二CPU 202的测试模式选择端。

可选的，第二控制开关205可以包括第一子开关、第二子开关、第三子开关、第四子开关和第五子开关，第一子开关、第二子开关、第三子开关、第四子开关和第五子开关同时断开、同时闭合，其中，

第二CPU 202的测试信号输入端通过第一子开关与第一CPU 201的测试信号输入端连接；

第二CPU 202的测试结果输出端通过第二子开关与EJTAG接口203的测试结果输入端连接；

第二CPU 202的测试时钟输入端通过第三子开关与第一CPU 201的测试时钟输入端连接；

第二CPU 202的测试复位端通过第四子开关与第一CPU 201的测试复位端连接；

第二CPU 202的测试模式选择端通过第五子开关与第一CPU 201的测试模式选择端连接。

可选的，第一控制开关204和第二控制开关205可以通过一个12pin6路的拨码开关实现，其中，第一控制开关204占用12pin6路的拨码开关中的一路，第二控制开关205占用12pin6路的拨码开关中的五路；这样，可以简化第一控制开关204和第二控制开关205的设计。

可选的，EJTAG接口203的电源端(14引脚)与第一CPU 201的电压输出端连接，以使第一CPU 201向该EJTAG接口203供电，进一步的，可以将EJTAG接口203的引脚2、引脚4、引脚6、引脚8、引脚10接地。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (8)

1.一种CPU测试系统，其特征在于，包括第一中央处理器CPU、第二CPU、增强联合测试行为组EJTAG接口、第一控制开关、第二控制开关，其中，

所述EJTAG接口的测试信号输出端与所述第一CPU的测试信号输入端连接；

所述第一CPU的测试结果输出端通过所述第一控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第一控制开关闭合时，所述第一CPU向所述EJTAG接口发送所述第一CPU的测试结果；

所述第一CPU和所述第二CPU通过总线连接；

所述第二CPU的测试信号输入端通过所述第二控制开关与所述第一CPU的测试信号输入端连接，以使所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试信号；

所述第二CPU的测试结果输出端通过第三控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第二控制开关闭合时，所述第二CPU向所述EJTAG接口发送所述第二CPU的测试结果、及所述第一CPU通过所述总线向所述第二CPU发送的第一CPU的测试结果。

2.根据权利要求1所述的测试系统，其特征在于，

所述第一控制开关闭合时，所述第二控制开关断开；

所述第二控制开关闭合时，所述第一控制开关断开。

3.根据权利要求1或2所述的测试系统，其特征在于，

所述第一CPU的测试时钟输入端与所述EJTAG接口的测试时钟输出端连接；

所述第一CPU的测试复位端与所述EJTAG接口的测试复位端连接；

所述第一CPU的测试模式选择端分别与所述EJTAG接口的测试模式选择端连接。

4.根据权利要求3所述的测试系统，其特征在于，

所述第二CPU的测试时钟输入端通过所述第二控制开关与所述第一CPU的测试时钟输入端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的时钟信号；

所述第二CPU的测试复位端通过所述第二控制开关与所述第一CPU的测试复位端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的复位信号；

所述第二CPU的测试模式选择端通过所述第二控制开关与所述第一CPU的测试模式选择端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试模式。

5.根据权利要求1或2所述的测试系统，其特征在于，所述第二控制开关包括第一子开关、第二子开关、第三子开关、第四子开关和第五子开关，所述第一子开关、所述第二子开关、所述第三子开关、所述第四子开关和所述第五子开关同时断开、同时闭合，其中，

所述第二CPU的测试信号输入端通过所述第一子开关与所述第一CPU的测试信号输入端连接；

所述第二CPU的测试结果输出端通过所述第二子开关与所述EJTAG接口的测试结果输入端连接；

所述第二CPU的测试时钟输入端通过所述第三子开关与所述第一CPU的测试时钟输入端连接；

所述第二CPU的测试复位端通过所述第四子开关与所述第一CPU的测试复位端连接；

所述第二CPU的测试模式选择端通过所述第五子开关与所述第一CPU的测试模式选择端连接。

6.根据权利要求1或2所述的测试系统，其特征在于，所述EJTAG接口的电源端与所述第一CPU的电压输出端连接。

7.根据权利要求1或2所述的测试系统，其特征在于，所述EJTAG接口还与测试设备连接，其中，

所述EJTAG接口用于接收所述测试设备发送的测试信号，并向所述测试设备发送所述第一CPU或第二CPU发送的测试结果。

8.根据权利要求1或2所述的测试系统，其特征在于，所述第一控制开关为12pin6路拨码开关中的一路开关，所述第二控制开关为所述12pin6路拨码开关中的五路开关。