CN205984954U - 半导体封装 - Google Patents

半导体封装 Download PDF

Info

Publication number
CN205984954U
CN205984954U CN201620643621.6U CN201620643621U CN205984954U CN 205984954 U CN205984954 U CN 205984954U CN 201620643621 U CN201620643621 U CN 201620643621U CN 205984954 U CN205984954 U CN 205984954U
Authority
CN
China
Prior art keywords
semiconductor chip
semiconductor
layer
pad
encapsulants
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201620643621.6U
Other languages
English (en)
Inventor
周亦歆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pep Innovation Pte Ltd
Original Assignee
Pep Innovation Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pep Innovation Pte Ltd filed Critical Pep Innovation Pte Ltd
Application granted granted Critical
Publication of CN205984954U publication Critical patent/CN205984954U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/24247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

提供了半导体封装(40)。半导体封装(40)包括第一半导体芯片(14)、封装第一半导体芯片(14)的第一封装剂(20)、以及与第一半导体芯片(14)的多个电连接(24)。散热区域(38)被布置以释放第一半导体芯片(14)产生的热。其中第一半导体芯片(14)附接至导电层(120)；附接至导电层(120)的多个散热翅片(142)的表面区域，其中第一半导体芯片(14)附接至导电层(120)；以及附接至焊盘(16)所附接的导电层(120)的散热片(136)的表面区域，其中第一半导体芯片(14)附接至焊盘(16)。

Description

半导体封装
技术领域
本实用新型涉及半导体封装，更具体地，涉及半导体封装方法、半导体封装和堆叠半导体封装。
背景技术
可制造性、热考虑和封装尺寸是半导体封装的重要考虑因素，因为其影响着封装成本、封装应用和/或可靠性。因而会期望具有满足这些需求中的一个或多个的半导体封装方法和半导体封装。
实用新型内容
因而，在第一方面，本实用新型提供了一种半导体封装方法。所述半导体封装方法包括：提供具有多个半导体芯片容纳区域的载体，并将多个第一半导体芯片附接至半导体芯片容纳区域。利用第一封装剂对第一半导体芯片进行封装，并形成与第一半导体芯片的多个电连接。载体的至少一部分被去除以提供散热区域。
在第二方面，本实用新型提供了一种半导体封装，包括：第一半导体芯片、封装第一半导体芯片的第一封装剂、以及与第一半导体芯片的多个电连接。散热区域被布置为释放第一半导体芯片所产生的热。所述散热区域包括以下之一：第一半导体芯片所附接至的焊盘的表面；第一半导体芯片的非主动(non-active)表面；焊盘所附接至的导电层的表面，第一半导体芯片附接至焊盘；第一半导体芯片所附接至的导电层的表面；附接至导电层的散热片的表面区域，其中第一半导体芯片附接至导电层；附接至导电层的散热片阵列的表面区域，其中第一半导体芯片附接至导电层；附接至导电层的多个散热翅片的表面区域，其中第一半导体芯片附接至导电层；以及附接至焊盘所附接至的导电层的散热片的表面区域，其中第一半导体芯片附接至焊盘。
在第三方面，本实用新型提供了一种堆叠半导体封装。所述堆叠半导体封装包括根据第二方面所述的第一半导体封装，并且还包括贯穿第一封装剂延伸至第一半导体芯片的多个通孔、第一封装剂的表面上的多个第一迹线(第一迹线通过通孔与第一半导体芯片电连接)、封装第一迹线的第二封装剂和延伸贯穿第二封装剂以暴露第一迹线的表面的多个开口。多个焊料凸块附接至第一迹线的暴露表面。所述堆叠半导体封装还包括根据第二方面的第二半导体封装，并且还包括被第一封装剂封装的多个垫片、多个连接体、多个无源组件、至少一个加固元件、电磁屏蔽结构和电感线圈中的至少一个。所述焊料凸块与第二半导体封装的垫片电耦接。
在第四方面，本实用新型提供了一种堆叠半导体封装。所述堆叠半导体封装包括根据第二方面所述的第一半导体封装和第二半导体封装，并且还包括被第一封装剂封装的多个垫片、多个连接体、多个无源组件、至少一个加固元件、电磁屏蔽结构和电感线圈中的至少一个。焊接材料将第一半导体封装的第一焊盘与第二半导体封装的第二焊盘电耦接，并将第一半导体封装的多个第一垫片与第二半导体封装的多个第二垫片电耦接。
在第五方面，本实用新型提供了一种堆叠半导体封装。所述堆叠半导体封装包括根据第二方面所述的第一半导体封装，并且还包括贯穿第一封装剂延伸至第一半导体芯片的多个通孔、第一封装剂的表面上的多个第一迹线(第一迹线通过通孔与第一半导体芯片电连接)、封装第一迹线的第二封装剂和延伸贯穿第二封装剂以暴露第一迹线的表面的多个开口。多个焊料凸块附接至第一迹线的暴露表面。所述堆叠半导体封装还包括根据第二方面的第二半导体封装，并且还包括被第一封装剂封装的多个垫片、多个连接体、多个无源组件、至少一个加固元件、电磁屏蔽结构和电感线圈中的至少一个、以及在导电层中形成的多个开口，所述开口暴露连接体的表面。焊料凸块与第二半导体封装的连接体的暴露表面电耦接。
在第六方面，本实用新型提供了一种堆叠半导体封装。所述堆叠半导体封装包括根据第二方面所述的第一半导体封装，并且还包括被第一封装剂封装的多个垫片、多个连接体、多个无源组件、至少一个加固元件、电磁屏蔽结构和电感线圈中的至少一个、以及在导电层中形成的多个开口，所述开口暴露连接体的表面。所述堆叠半导体封装还包括第二半导体封装，所述第二半导体封装是具有多个焊料凸块的晶圆级封装。焊料凸块与第一半导体封装的连接体的暴露表面电耦接。
在第七方面，本实用新型提供了一种半导体封装，包括：第一半导体芯片、多个连接体、封装第一半导体芯片和连接体的第一封装剂、以及与第一半导体芯片和连接体的多个电连接。布置散热区域以释放由第一半导体芯片产生的热。散热区域包括以下之一：第一半导体芯片附接至的焊盘的表面；焊盘附接至的导电层的表面，其中第一半导体芯片附接至焊盘；第一半导体芯片附接至的导电层的表面；以及附接至导电层的散热片的表面区域，其中第一半导体芯片附接至导电层。
在第八方面，本实用新型提供了一种堆叠半导体封装，包括根据第七方面的第一半导体封装，并且还包括贯穿第一封装剂延伸至第一半导体芯片的多个通孔、第一封装剂的表面上的多个第一迹线(第一迹线通过通孔与第一半导体芯片电连接，连接体与第一迹线电连接)、封装第一迹线的第二封装剂、以及延伸贯穿第二封装剂以暴露第一迹线的表面的多个开口。多个焊料凸块附接至第一迹线的暴露表面。堆叠半导体封装也包括根据第七方面的第二半导体封装并且还包括被第一封装剂封装的多个垫片，连接体设置在垫片上。焊料凸块与第二半导体封装的垫片电耦接。
在第九方面，本实用新型提供了一种堆叠半导体封装，包括根据第七方面的第一半导体封装和第二半导体封装，并且还包括被第一封装剂封装的多个垫片，连接体设置在垫片上。焊接材料将第一半导体封装的第一焊盘与第二半导体封装的第二焊盘电耦接，以及将第一半导体封装的多个第一垫片与第二半导体封装的多个第二垫片电耦接。
在第十方面，本实用新型提供了一种堆叠半导体封装，包括根据第七方面的第一半导体封装，并且还包括贯穿第一封装剂延伸至第一半导体芯片的多个通孔，第一封装剂的表面上的多个第一迹线(第一迹线通过通孔与第一半导体芯片电连接，连接体与第一迹线电连接)，封装第一迹线的第二封装剂，以及延伸贯穿第二封装剂以暴露第一迹线的表面的多个开口。多个焊料凸块附接至第一迹线的暴露表面。堆叠半导体封装还包括根据第七方面的第二半导体封装，并且还包括被第一封装剂封装的多个垫片(连接体设置在垫片上)、以及在导电层中形成的多个开口(开口暴露连接体的表面)。焊料凸块与第二半导体封装的连接体的暴露表面电耦接。
在第十一方面，本实用新型提供了一种堆叠半导体封装，包括根据第七方面的第一半导体封装，并且还包括被第一封装剂封装的多个垫片以及在导电层中形成的多个开口，连接体设置在垫片上，开口暴露连接体的表面。堆叠半导体封装还包括第二半导体封装，第二半导体封装为具有多个焊料凸块的晶圆级封装。焊料凸块与第一半导体封装的连接体的暴露表面电耦接。
在第十二方面，本实用新型提供了一种半导体封装，包括第一半导体芯片、多个连接体、封装第一半导体芯片和连接体的第一封装剂、以及与第一半导体芯片和连接体的多个电连接。散热区域被布置以释放由第一半导体芯片产生的热。散热区域包括以下之一：附接至导电层的散热片阵列的表面区域，其中第一半导体芯片附接至导电层；附接至导电层的多个散热翅片的表面区域，其中第一半导体芯片附接至导电层；附接至焊盘所附接的导电层的散热片的表面区域，其中第一半导体芯片附接至焊盘。
在第十三方面，本实用新型提供了一种半导体封装，包括第一半导体芯片、电磁屏蔽结构、封装第一半导体芯片和电磁屏蔽结构的第一封装剂、以及与第一半导体芯片和电磁屏蔽结构的多个电连接。散热区域被布置以释放由第一半导体芯片产生的热。散热区域包括以下之一：第一半导体芯片附接至的焊盘的表面；焊盘附接至的导电层的表面，其中第一半导体芯片附接至焊盘；第一半导体芯片附接至的导电层的表面；附接至导电层的散热片的表面区域，其中第一半导体芯片附接至导电层；附接至导电层的散热片阵列的表面区域，其中第一半导体芯片附接至导电层；附接至导电层的多个散热翅片的表面区域，其中第一半导体芯片附接至导电层；以及附接至焊盘所附接的导电层的散热片的表面区域，其中第一半导体芯片附接至焊盘。
在第十四方面，本实用新型提供了一种半导体封装，包括第一半导体芯片、至少一个加固元件、封装第一半导体芯片和至少一个加固元件的第一封装剂、以及与第一半导体芯片的多个电连接。散热区域被布置以释放由第一半导体芯片产生的热，散热区域包括以下之一：第一半导体芯片附接至的焊盘的表面；焊盘附接至的导电层的表面，其中第一半导体芯片附接至焊盘；第一半导体芯片附接至的导电层的表面；附接至导电层的散热片的表面区域，其中第一半导体芯片附接至导电层；附接至导电层的散热片阵列的表面区域，其中第一半导体芯片附接至导电层；附接至导电层的多个散热翅片的表面区域，其中第一半导体芯片附接至导电层；以及附接至焊盘所附接的导电层的散热片的表面区域，其中第一半导体芯片附接至焊盘。
结合附图，本实用新型的其他方面和优点将从通过示例来说明本实用新型原理的以下的详细描述中显而易见。
附图说明
当结合附图阅读时，将更好地理解本实用新型优选实施例的以下详细描述。本实用新型通过示例进行说明，并不受附图限制，在附图中，相同的附图标记指示相同的元件。将会理解，附图并非按比例绘出，并且为了易于理解本实用新型而进行了简化。
图1至4示出根据本实用新型实施例的半导体封装方法；
图5至7是根据本实用新型实施例的半导体封装的放大截面图；
图8至12示出根据本实用新型实施例的半导体封装方法中的附加处理步骤；
图13至15示出根据本实用新型另一实施例的半导体封装方法；
图16至18是根据本实用新型实施例的多芯片半导体封装的放大截面图；
图19至20是根据本实用新型实施例的堆叠半导体封装的放大截面图；
图21至24示出根据本实用新型再一实施例的半导体封装方法；
图25至27示出根据本实用新型又另一实施例的半导体封装方法；
图28至29示出根据本实用新型再另一实施例的半导体封装方法；
图30示出根据本实用新型另一实施例的半导体封装方法；
图31至32是根据本实用新型另一实施例的堆叠半导体封装的放大截面图；
图33至35示出根据本实用新型另一实施例的半导体封装方法；
图36至37示出根据本实用新型又一实施例的半导体封装方法；
图38至39示出根据本实用新型再一实施例的半导体封装方法；
图40示出根据本实用新型另一实施例的半导体封装方法；
图41至42示出根据本实用新型又一实施例的半导体封装方法；
图43示出根据本实用新型再一实施例的半导体封装方法；以及
图44至45是根据本实用新型其他实施例的堆叠半导体封装的放大截面图。
具体实施方式
以下结合附图给出的详细描述意为本实用新型目前优选实施例的描述，并不意在表示可以实践本实用新型的唯一形式。应理解，可以通过意在包括在本实用新型的范围内的不同实施例来实现相同或等同的功能。在所有附图中，相同的数字自始至终用于指示相同的元件。
以下参照图1至4来描述半导体封装方法。
现在参照图1，提供了具有多个半导体芯片容纳区域12的载体10。多个第一半导体芯片14附接至半导体芯片容纳区域12。
载体10用作支撑件，并且可以由相对坚硬的任何合适材料制成，以易于处理期间的执握。载体10可以具有约50mm与约500mm之间的厚度。在一个实施例中，载体10可以是由钢或铜制成的板的形式。在可选实施例中，载体10可以包括第一层或基层和设置在第一层上的第一导电材料形成的第二层或顶层。第一层或基层可以由例如钢或铝制成，第二层或顶层可以由例如铜制成。
第一半导体芯片14可以是任何类型的电路，例如数字信号处理器(DSP)或特定功能电路，并且不限于诸如互补金属氧化物半导体(CMOS)之类的特定技术，或者不限于从任何特定晶片技术获得。第一半导体芯片14中的每一个具有主动(active)表面和与主动表面相对的后表面。第一半导体芯片14可以具有约30微米(μm)与约50μm之间的厚度。
在所示实施例中，半导体芯片容纳区域12包括在载体10上设置的多个焊盘16。在一个实施例中，焊盘16可以通过光刻或电镀形成在载体10上。在载体10包括第一层或支撑层和第二层或工作层的可选实施例中，焊盘16可以通过刻蚀掉第二层或顶层的一部分以在第二层或顶层上形成图案而形成。
粘合剂18可以用于将第一半导体芯片14附接至焊盘16，其中第一半导体芯片14的主动表面背对焊盘16。粘合剂18可以在附接之前预先沉积在焊盘16上或第一半导体芯片14的后表面上。因此，可以通过预先沉积在焊盘16上或预先形成在第一半导体芯片的后表面上的粘合剂18将第一半导体芯片14的后表面附接至焊盘16。粘合剂18可以是具有约2瓦特每米每开尔文(W/mK)至约20W/mK的高导热性的材料，例如Arctic Silver的导热胶。
参照图2，示出了板形式的载体10的俯视图。在所示出的实施例中，在载体10上设置焊盘16的图案，并且多个第一半导体芯片14相应地布置在焊盘16上。如从图2中所见，尽管图1中示出两个半导体芯片容纳区域12和两个第一半导体芯片14，但是应当理解，载体10不受所示出的半导体芯片容纳区域12和第一半导体芯片14的数量的限制，而是事实上可以用于同时封装更大数量的第一半导体芯片14。有利地，在板的规模上同时处理若干封装单元有助于降低组装成本。
现在参照图3，利用第一封装剂20封装第一半导体芯片14。由此第一介电层22布置在载体10上以封装第一半导体芯片14和焊盘16，这可以通过注塑、层压或印刷工艺实现。在一个实施例中，可以使用薄膜片或膏形式的热固高分子材料，如环氧基化合物或酚基化合物来形成第一介电层22。在其他实施例中，材料可以是颗粒状或粉状的形式。典型地，材料可进一步包括填充剂如二氧化硅。优选地，第一介电层22由Ajinomoto增强膜(ABF)或环氧模塑料(EMC)形成。第一介电层22可以具有约100μm与约800μm之间的厚度。可以在不暴露第一半导体芯片14的情况下通过研磨或抛光使第一介电层22的厚度变薄。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括：形成贯穿第一封装剂20延伸至第一半导体芯片14的多个通孔26，并在第一封装剂20的表面上形成多个第一迹线28，所述第一迹线28通过第一通孔26与第一半导体芯片14电连接。
可以通过在第一介电层22中形成多个第一开口30以暴露第一半导体芯片14的主动表面来形成第一通孔26，第一开口30的位置与第一半导体芯片14的主动表面上的输入/输出(I/O)垫片位置相对应。第一开口30可以通过激光钻孔或光刻形成。
可以通过半加成电镀工艺形成第一通孔26和第一迹线28。更具体地，可以通过化学电镀在第一介电层22的表面和第一开口30的侧壁上沉积金属种层。之后，第一通孔26形成于第一开口30中，第一迹线28以诸如铜之类的导电材料形成在种层上。然后去除种层的暴露部分。第一通孔26将第一半导体芯片14的主动表面上的I/O垫片与第一迹线28电连接。
在本实施例中，形成与第一半导体芯片14的电连接24的步骤还包括：利用第二封装剂32对第一迹线28进行封装，并形成贯穿第二封装剂32以暴露第一迹线28的表面的多个开口34。由此在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。可以通过使用例如阻焊进行丝网印刷来形成第二介电层36，并且可以通过光刻在第二介电层36中形成第二开口34。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰(finishing)层。第二开口34后续可以填充有导电材料，例如焊膏。
现在参照图4，去除载体10的至少一部分以提供散热区域38。在本实施例中，散热区域38是去除载体10之后焊盘16的暴露表面区域。可以通过化学刻蚀或物理分离来去除载体10以暴露焊盘16。焊盘16的暴露表面区域可以涂敷有抗蚀或抗氧化层，例如镍(Ni)或有机可焊保护剂(OSP)。
在去除载体10以暴露焊盘16之后，可以通过激光或机械切割将由此形成的多个半导体封装40沿垂直线A-A分为单独的封装单元。
如从图4中所见，每个半导体封装40包括第一半导体芯片14、封装第一半导体芯片14的第一封装剂20、与第一半导体芯片14的多个电连接24、以及被布置为释放由第一半导体芯片14产生的热的散热区域38。在本实施例中，散热区域38包括第一半导体芯片14所附接至的焊盘16的表面。
在所示实施例中，与第一半导体芯片14的电连接24包括贯穿第一封装剂20延伸至第一半导体芯片14的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。第二封装剂32封装第一迹线28，多个开口34延伸贯穿第二封装剂32以暴露第一迹线28的表面。可选地，第二封装剂可以省略，并且第一迹线28完全暴露在第一介电层22上以与外部装置或电路连接。
有利地，可以利用所述半导体封装方法来形成具有约150μm与约200μm之间的厚度的薄剖面半导体封装40。
以下将参照图5至7对具有与第一半导体芯片14的不同类型的电连接24的可选封装形式进行描述。
参照图5，示出了半导体封装42。形成半导体封装42的半导体封装方法与前述实施例的不同在于：形成与第一半导体芯片14的电连接24的步骤包括在第一迹线28上形成多个第一导电柱44。第一导电柱44可以通过光刻或电镀形成在第一迹线28上。
之后，利用第二封装剂32封装第一迹线28和第一导电柱44。由此在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28和第一导电柱44。第二介电层36可以通过注塑、层压或印刷工艺形成在第一介电层22上。在一个实施例中，使用薄膜片或膏形式的热固高分子材料，如环氧基化合物或酚基化合物来形成第二介电层36。在其他实施例中，材料可以是颗粒状或粉状的形式。典型地，材料可进一步包括填充剂如二氧化硅。优选地，第二介电层36由Ajinomoto增强膜(ABF)或环氧模塑料(EMC)形成。
然后去除第二封装剂32的一部分以暴露第一导电柱44的表面。在一个实施例中，可以通过研磨或抛光使第二介电层36变薄以暴露第一导电柱44的表面。第一导电柱44的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。
图5所示的半导体封装42与图4所示的半导体封装40的不同在于：半导体封装42包括第一迹线28上的多个第一导电柱44，且第二封装剂32封装第一迹线28和第一导电柱44。去除第二封装剂32的一部分，暴露第一导电柱44的表面。
现在参照图6，示出了半导体封装46。形成半导体封装46的半导体封装方法与前述实施例的不同在于：形成与第一半导体芯片14的电连接24的步骤还包括在第二封装剂32的表面上形成多个第二迹线48。在本实施例中，在第二开口34中形成多个第二通孔50。因而，第二开口34的位置与第一迹线28的表面上的预定通孔位置相对应。可以通过半加成电镀工艺形成第二迹线48和第二通孔50。更具体地，可以通过化学电镀在第二介电层36的表面和第二开口34的侧壁上沉积金属种层。之后，第二通孔50形成于第二开口34中，第二迹线48以诸如铜之类的导电材料形成在种层上。然后去除种层的暴露部分。第二通孔50将第一迹线28与第二迹线48电连接。
可以通过利用第三封装剂52封装第二迹线48并形成贯穿第三封装剂52的多个第三开口54以暴露第二迹线48的表面来完成半导体封装46。由此在第二介电层36上形成第三介电层56，第三介电层56封装第二迹线48。可以通过使用例如阻焊进行丝网印刷来形成第三介电层56，并且可以通过光刻在第三介电层56中形成第三开口54。第二迹线48的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第三开口54后续可以填充有导电材料，例如焊膏。
现在参照图7，示出了半导体封装58。形成半导体封装58的半导体封装方法与前述实施例的不同在于：通过在第二迹线48上形成多个第二导电柱60来完成半导体封装。第二导电柱60可以通过光刻或电镀形成在第二迹线48上。
之后，利用第三封装剂52封装第二迹线48和第二导电柱60。由此在第二介电层36上形成第三介电层56，第三介电层56封装第二迹线48和第二导电柱60。第三介电层56可以通过注塑、层压或印刷工艺形成在第二介电层36上。在一个实施例中，使用薄膜片或膏形式的热固高分子材料，如环氧基化合物或酚基化合物来形成第三介电层56。在其他实施例中，材料可以是颗粒状或粉状的形式。典型地，材料可进一步包括填充剂如二氧化硅。优选地，第三介电层56由Ajinomoto增强膜(ABF)或环氧模塑料(EMC)形成。
然后去除第三封装剂52的一部分以暴露第二导电柱60的表面。在一个实施例中，可以通过研磨或抛光使第三介电层56变薄以暴露第二导电柱60的表面。第二导电柱60的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。
图6所示的半导体封装46和图7所示的半导体封装58与前述实施例的不同在于：半导体封装46和58还包括第二封装剂32的表面上的多个第二迹线48，并形成有多个电连接层。可以重复类似的步骤以获得具有更多电连接层的半导体封装，以提供更高的布线密度和更高的功能应用。
在上述实施例中，半导体封装40、42、46和58形成有平面的封装后表面和下沉的导热垫片或焊盘16。
以下将参照图8至12来描述准备第一半导体芯片14以形成第一通孔12和/或形成第一通孔12的各种方法。
现在参照图8，示出了第一半导体芯片14的主动表面的一部分的放大截面图。第一半导体芯片14包括设置在体硅层64上的电路层62、与电路层62电连接的多个电路垫片66和设置在电路层62上暴露第一半导体芯片14的主动表面上的电路垫片66的区域的钝化层66。在可选实施例中，再钝化层(未示出)可以设置在钝化层68上，再钝化层暴露电路垫片66的较小区域。
电路垫片66可以由铝(Al)形成，钝化层68可以由氮化硅(SiN)或二氧化硅(SiO)形成，再钝化层可以由聚酰亚胺形成。
在本实施例中，半导体封装方法还包括：在形成与第一半导体芯片14的电连接24之前，在第一半导体芯片14的电路垫片66中的至少一个上形成导电层70。因而，由此形成的半导体封装还包括在第一半导体芯片14的多个电路垫片66中的至少一个上的导电层70。
可以通过镍、铜、金修饰或镍/铜(Ni/Cu)分层或镍/金(Ni/Au)分层的化学电镀在电路垫片66上形成导电层70。
在后续在第一介电层22中形成第一开口30的步骤中，第一开口30仅暴露第一半导体芯片14的主动表面上的导电层70。第一介电层22中第一开口30的区域因而小于在每个电路垫片66上形成的导电层70的表面区域。因此，在后续形成第一通孔26的步骤中，仅在通过第一开口30暴露的导电层70的一部分上形成第一通孔26。
现在参照图9，示出了导电层70的可选形式。在所示实施例中，导电层70的表面区域大于在其上形成导电层70的电路垫片66的表面区域。
可以通过利用钛钨/铜(TiW/Cu)分层或钛/铜(Ti/Cu)分层的种层喷涂钝化层68，在种层上沉积光致抗蚀层，处理光致抗蚀层以形成暴露种层的一部分的开口的图案，在与电路垫片66的位置相对应的种层的暴露位置上电镀铜(Cu)，去除光致抗蚀层，并刻蚀掉暴露的种层以暴露钝化层68，来形成本实施例的导电层70。
在导电层70的宽度和表面区域大于在其上形成导电层70的电路垫片66的宽度和表面区域的本实施例中，导电层70的多个部分延伸至电路垫片66周围的钝化层68上。有利地，与电路垫片66的宽度和表面区域相比较大的导电层70的宽度和表面区域在如在这样的实施例中后续形成的第一开口30和第一通孔26的大小和/或定位方面提供了较大的灵活性和容限，可以在电路垫片66的区域外部形成第一开口30和后续的第一通孔26。这使得能够形成较大的第一通孔26，具有较大面积和体积的较大的第一通孔26提供了较大的机械强度和较好的热性能和电气性能。较大的第一通孔26还能够更好地包容通过激光射击形成第一开口30时的偏差。这提高了所形成的半导体封装的可靠性。
进一步有利地，在图8和9所示的两个实施例中，由于第一开口30和第一通孔26在导电层70上形成，防止了第一封装剂20与钝化层68之间的接口与在后续处理步骤中使用的化学物质直接接触，这有助于防止在后续处理步骤中对钝化层68的毁坏例如分层。
现在参照图10，示出了在其上形成图9的导电层70和第一通孔26的电路垫片66的示意平面图。在所示实施例中，以椭圆形状形成第一通孔26。有利地，这允许后续形成的第一迹线28之间的间距较窄。
在可选实施例中，第一开口30和第一通孔26可以由其他形状形成，例如圆形或矩形。第一开口30也可以由一系列重叠的激光射击形成，以提供拉长形状的开口。
现在参照图11，示出了导电层70的另一形式。在所示实施例中，导电层70包括位于在其上形成导电层70的电路垫片66之上的垫片部分72和延伸远离电路垫片66的线部分74。在本实施例中，从导电层70的线部分74形成与第一半导体芯片14的电连接24。
在所示实施例中，导电层70的垫片部分72覆盖电路垫片66，导电层70的线部分在钝化层68上从电路垫片66的位置远离向第一开口30的位置延伸。由此形成远离电路垫片66的第一开口30和第一通孔26。以这种方式，有利地，导电层70在与第一通孔26和第一迹线28连接之前提供另一层来路由电信号。
现在参照图12，示出了在其上形成图11的导电层70和第一通孔26的电路垫片66的示意平面图。如图12所示，导电层70的垫片部分72的面积大于电路垫片66的相应面积，使得垫片部分72覆盖整个电路垫片66。在所示实施例中，导电层70的线部分74的宽度大于第一开口30和第一通孔26的宽度。第一开口30仅暴露导电层70的线部分74的一部分，并且仅在线部分74的暴露区域上形成第一通孔26。
在本实施例中，第一通孔26形成为圆形。在可选实施例中，第一开口30和第一通孔26可以由其他形状形成，例如椭圆形或矩形，其中主轴与线部分74的长度平行。第一开口30也可以由一系列重叠的激光射击形成，以提供拉长形状的开口。诸如椭圆或矩形之类的拉长形状增加了第一通孔26与第一迹线28之间的接触面积，增大了机械强度并提供了更好的热性能和电性能。
以下将参照图13至15来描述另一半导体封装方法。
现在参照图13，本实施例的半导体封装方法与前述实施例的不同在于：该半导体封装方法包括在封装步骤之前在载体10上形成多个连接体或柱76。
现在参照图14，连接体76可以远离焊盘布置，优选地布置在焊盘16周围，如图所示。
再次参照图13，在本实施例中，连接体76可以形成至比第一半导体芯片14的表面低的高度。在这种实施例中，连接体76的表面低于第一半导体芯片14的主动表面，并且第一半导体芯片14的主动表面比连接体76的表面更远离载体10。
然后，利用第一封装剂20封装第一半导体芯片14和连接体76。由此，第一介电层22布置在载体10上以封装第一半导体芯片14、焊盘16和连接体76，这可以通过注塑、层压或印刷工艺来实现。在一个实施例中，可以使用薄膜片或膏形式的热固高分子材料，如环氧基化合物或酚基化合物来形成第一介电层22。在其他实施例中，材料可以是颗粒状或粉状的形式。典型地，材料可进一步包括填充剂如二氧化硅。优选地，第一介电层22由Ajinomoto增强膜(ABF)或环氧模塑料(EMC)形成。第一介电层22可以具有约100μm与约800μm之间的厚度。可以在不暴露第一半导体芯片14和连接体76的情况下通过研磨或抛光使第一介电层22的厚度变薄。
在封装之后，形成与第一半导体芯片14和连接体76的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括形成贯穿第一介电层22的多个第一开口30以暴露第一半导体芯片14的主动表面和连接体76的表面。这可以通过激光钻孔实现。第一开口30的位置与第一半导体芯片14的主动表面上的I/O垫片位置和载体10上的连接体76的位置相对应。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14和连接体76的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。
可以通过半加成电镀工艺形成第一通孔26和第一迹线28。更具体地，可以通过化学电镀在第一介电层22的表面和第一开口30的侧壁上沉积金属种层。之后，第一通孔26形成于第一开口30中，第一迹线28以诸如铜之类的导电材料形成在种层上。然后去除种层的暴露部分。第一通孔26将第一半导体芯片14的主动表面上的I/O垫片和连接体76与第一迹线28电连接。
在本实施例中，形成与第一半导体芯片14的电连接24还包括：利用第二封装剂32对第一迹线28进行封装，并形成贯穿第二封装剂32以暴露第一迹线28的表面的多个第二开口34。由此在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。可以通过使用例如阻焊进行丝网印刷来形成第二介电层36，并且可以通过光刻在第二介电层36中形成第二开口34。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第二开口34后续可以填充有导电材料，例如焊膏。
然后，去除载体10的至少一部分以提供散热区域38。在本实施例中，散热区域38是去除载体10之后焊盘16的暴露表面区域。在所示实施例中，连接体76的表面也在去除了载体10的至少一部分之后被暴露。
可以通过化学刻蚀或物理分离来去除载体10以暴露焊盘16和连接体76的表面。焊盘16的暴露表面区域和连接体76的表面可以涂敷有抗蚀或抗氧化层，例如镍(Ni)或有机可焊保护剂(OSP)。
在去除载体10以暴露焊盘16和连接体76的表面之后，可以通过激光或机械切割将由此形成的多个半导体封装78沿垂直线A-A分为单独的各个封装单元。
如从图13中所见，由此形成的每个半导体封装78与图4的半导体封装40的不同在于：半导体封装78包括被第一封装剂20封装的多个连接体76。优选地，与连接体76连接的第一通孔26具有比连接体76小的面积，因此减小与第一迹线28的必要接触面积。这改进第一迹线28的电连接层的可布线性。
现在参照图15，将描述另一半导体封装方法。本实施例的半导体封装方法与前述实施例的不同在于：该半导体封装方法包括在封装步骤之前在载体10上形成多个垫片80。
在一个实施例中，可以通过光刻或电镀在载体10上形成垫片80。在载体10包括第一层或支撑层和第二层或工作层的可选实施例中，垫片80可以通过刻蚀掉第二层或工作层的一部分以在第二层或工作层上形成图案而形成。
在本实施例中，在垫片80上形成多个连接体或柱76。本实施例的每一个垫片80具有比相应的连接体76大的表面区域。垫片80和连接体76可以布置在焊盘16的周围。
本实施例与前述实施例的半导体封装方法之间的另一不同在于：在本实施例中，连接体76形成至比第一半导体芯片14的表面高的高度。在这种实施例中，连接体76的表面高于第一半导体芯片14的主动表面，第一半导体芯片14的主动表面比连接体76的表面更靠近载体10。
然后，利用第一封装剂20封装第一半导体芯片14和连接体76。由此，在载体10上布置第一介电层22以封装第一半导体芯片14、焊盘16、连接体76和垫片80，这可以通过注塑、层压或印刷工艺来实现。在一个实施例中，可以使用薄膜片或膏形式的热固高分子材料，如环氧基化合物或酚基化合物来形成第一介电层22。在其他实施例中，材料可以是颗粒状或粉状的形式。典型地，材料可进一步包括填充剂如二氧化硅。优选地，第一介电层22由Ajinomoto增强膜(ABF)或环氧模塑料(EMC)形成。第一介电层22可以具有约100μm与约800μm之间的厚度。可以通过研磨或抛光使第一介电层22的厚度变薄以暴露连接体76的表面。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括：形成贯穿第一介电层22以暴露第一半导体芯片14的主动表面的多个第一开口30。这可以通过激光钻孔实现。第一开口30的位置与第一半导体芯片14的主动表面上的I/O垫片位置相对应。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。第一迹线28也与连接体76电连接。
可以通过半加成电镀工艺形成第一通孔26和第一迹线28。更具体地，可以通过化学电镀在第一介电层22的表面和第一开口30的侧壁上沉积金属种层。之后，第一通孔26形成于第一开口30中，第一迹线28以诸如铜之类的导电材料形成在种层上。然后去除种层的暴露部分。第一通孔26将第一半导体芯片14的主动表面上的I/O垫片和第一迹线28电连接。在形成第一迹线28之后，一些连接体76可以自第一介电层22的表面进一步向上延伸。
在本实施例中，形成与第一半导体芯片14的电连接24的步骤包括：在第一迹线28上形成多个第一导电柱44。可以通过光刻或电镀在第一迹线28上形成多个第一导电柱44。
之后，利用第二封装剂32对第一迹线28和第一导电柱44进行封装。由此在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28和第一导电柱44。第二介电层36可以通过注塑、层压或印刷工艺形成在第一介电层22上。在一个实施例中，使用薄膜片或膏形式的热固高分子材料，如环氧基化合物或酚基化合物来形成第二介电层36。在其他实施例中，材料可以是颗粒状或粉状的形式。典型地，材料可进一步包括填充剂如二氧化硅。优选地，第一介电层22由Ajinomoto增强膜(ABF)或环氧模塑料(EMC)形成。
然后去除第二封装剂32的一部分以暴露第一导电柱44的表面。在一个实施例中，可以通过研磨或抛光使第二介电层36变薄以暴露第一导电柱44的表面。第一导电柱44的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。
然后，去除载体10的至少一部分以提供散热区域38。在本实施例中，散热区域38是去除载体10之后焊盘16的暴露表面区域。在所示实施例中，垫片80的表面也在去除载体10的至少一部分之后被暴露。
可以通过化学刻蚀或物理分离来去除载体10以暴露焊盘16和垫片80的表面。焊盘16的暴露表面区域和垫片80的表面可以涂敷有抗蚀或抗氧化层，例如镍(Ni)或有机可焊保护剂(OSP)。
在去除载体10以暴露焊盘16和垫片80的表面之后，可以通过激光或机械切割将由此形成的多个半导体封装78沿垂直线A-A分为单独的各个封装单元。
如从图15中所见，由此形成的每个半导体封装82与图13的半导体封装78的不同在于：半导体封装78包括被第一封装剂20封装的多个连接体76和多个垫片80。
有利地，以上参照图13至15描述的实施例中的连接体76的设置有利于形成多芯片半导体封装和堆叠半导体封装。
以下将参照图16至18来描述可以利用上述半导体封装方法形成的各种多芯片封装结构。
现在参照图16，示出了多芯片半导体封装84。多芯片半导体封装84包括：第一半导体芯片14、封装第一半导体芯片14的第一封装剂20、与第一半导体芯片14的多个电连接24、以及被布置为释放由第一半导体芯片14产生的热的散热区域38。在本实施例中，散热区域38包括第一半导体芯片14附接至的焊盘16的表面。在所示实施例中，多个连接体76和连接体附接至的多个垫片80也被第一封装剂20封装。
在本实施例中，第二半导体芯片附接至焊盘16。多个焊线(wire bond)88将第二半导体芯片86与各个垫片80电连接。第三封装剂52封装第二半导体芯片86和焊线88。
现在参照图17，示出了另一多芯片半导体封装90。多芯片半导体封装84与前述实施例的不同在于：多芯片半导体封装84包括附接至焊盘16的第二半导体芯片86、以及将第二半导体芯片86与各个垫片80电连接的多个焊料凸块92。
现在参照图18，示出了又一多芯片半导体封装94。多芯片半导体封装94与前述实施例的不同在于：多芯片半导体封装94包括具有附接的多个焊料凸块92的第二半导体芯片86，焊料凸块92将第二半导体芯片86与第一迹线28的暴露表面电连接。
以下将参照图19至20来描述可以利用上述半导体封装方法形成的各种堆叠半导体封装。
现在参照图19，示出了堆叠半导体封装96。堆叠半导体封装96包括：具有附接至第一迹线28的暴露表面的多个焊料凸块92的第一半导体封装40。第一半导体封装40堆叠在第二半导体封装98上，第二半导体封装98形成有多个垫片80上的多个连接体76。焊料凸块92与第二半导体封装98的垫片80电耦接。
焊料凸块92可以由任何导电粘接材料形成，例如，锡基焊料。
现在参照图20，示出了另一堆叠半导体封装100。堆叠半导体封装100包括形成有多个第一垫片104上的多个连接体78的第一半导体封装102。第一半导体封装102堆叠在第二半导体封装106上，第二半导体封装106形成有多个第二垫片108上的多个连接体76。焊接材料110将第一半导体封装102的第一焊盘112与第二半导体封装106的第二焊盘114电耦接，并将第一半导体封装102的第一垫片104与第二半导体封装106的第二垫片108电耦接。
在所示实施例中，在第一半导体封装102和第二半导体封装106的每一个上设置虚设(dummy)垫片116以用于附接。
以下将参照图21至24来描述另一半导体封装方法。
现在参照图21，本实施例的半导体封装方法与前述实施例的不同在于：载体10包括第一层或支撑层118和设置在第一层118上的第二层或工作层120，第二层120由第一导电材料形成。
第一层或支撑层118可以由钢制成，第二层或工作层120可以由铜制成。在一个实施例中，第一层或支撑层118是聚合树脂片。
在载体10上设置多个焊盘16。这可以通过在不暴露第一层或支撑层118的情况下刻蚀掉第二层或工作层120的预定区域以外的部分来实现。在可选实施例中，可以通过在第二层或工作层120上电镀来形成焊盘16。焊盘16的位置可以是预定的并使用光刻来形成图案。如从图21中所见，焊盘16的表面自第二层或工作层120的表面提高。
然后，多个第一半导体芯片14被附接至焊盘16，第一半导体芯片14的主动表面背对焊盘16。粘合剂18可以用于将第一半导体芯片14附接至焊盘16。当粘合剂18是芯片附接膏的形式时，粘合剂18可以在第一半导体芯片14的附接之前预先沉积在焊盘16上。当粘合剂18是芯片附接薄膜的形式时，粘合剂18可以设置在第一半导体芯片14的后表面上。
然后，利用第一封装剂20封装第一半导体芯片14。由此，第一介电层22沉积在载体10上以封装第一半导体芯片14和焊盘16。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括：形成贯穿第一介电层22以暴露第一半导体芯片14的主动表面的多个第一开口30。第一开口30的位置与第一半导体芯片14的主动表面上的I/O垫片位置相对应。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。更具体地，第一通孔26将第一半导体芯片14的主动表面上的I/O垫片与第一迹线28电连接。
在本实施例中，形成与第一半导体芯片14的电连接24还包括：利用第二封装剂32对第一迹线28进行封装；以及形成贯穿第二封装剂32以暴露第一迹线28的表面的多个第二开口34。由此，在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第二开口34后续可以填充有导电材料，例如焊膏。
现在参照图22，去除载体10的至少一部分以提供散热区域38。在本实施例中，去除载体10的至少一部分以提供散热区域38的步骤包括：去除载体10的第一层118的至少一部分。更具体地，去除载体10的第一层或支撑层118以暴露第二层或工作层120。因而，所示实施例中的散热区域38是焊盘16附接至的导电层120的表面。第二层或工作层120的暴露表面可以涂敷有抗蚀或抗氧化层，例如镍(Ni)或有机可焊保护剂(OSP)。
在去除载体10的第一层118以暴露第二层或工作层120之后，可以通过激光或机械切割将由此形成的多个半导体封装122沿垂直线A-A分为单独的各个封装单元。所暴露的第二层或工作层120形成完成的封装机构122的散热层。
如从图22中所见，由此形成的每个半导体封装122包括：第一半导体芯片14、封装第一半导体芯片14的第一封装剂20、与第一半导体芯片14的多个电连接24、以及被布置为释放由第一半导体芯片14产生的热的散热区域38。在本实施例中，散热区域38包括焊盘16所附接的导电层120的表面，第一半导体芯片14附接至焊盘16。
在可选实施例中，可以利用以上在前述实施例中描述的第一迹线28上的多个第一导电柱44来完成半导体封装122。在另一实施例中，图21和22中的焊盘16以及半导体封装122可以省略，并且第一半导体芯片14附接至导电层120。
现在参照图23，在可选实施例中，可以通过在单元分离之前去除载体10的第一层或支撑层118之后去除载体10的第二层或工作层120，省去散热层。这暴露焊盘16的表面和第一介电层22，并且可以通过化学刻蚀或物理分离来实现。
更进一步，在单元分离之前去除载体10的第二层或工作层120之后，也可以去除焊盘16和粘合剂18。可以通过化学刻蚀去除焊盘16，并且可以通过化学溶解或洗涤来去除粘合剂。这在封装结构中产生洞124，暴露第一半导体芯片14的后表面。在这种实施例中，散热区域38包括去除载体10和焊盘16之后第一半导体芯片14的暴露表面。
如从图23所见，第一半导体芯片的后表面低于第一介电层22的表面。如果焊盘16的大小(面积)小于第一半导体芯片14的大小(面积)，可以仅部分地暴露第一半导体芯片14的后表面。可以利用保护层(例如钛(Ti)或铬(Cr))来涂敷或喷涂第一半导体芯片的暴露的后表面。
由此形成的每个半导体封装126包括：第一半导体芯片14、封装第一半导体芯片14的第一封装剂20、与第一半导体芯片14的多个电连接24、以及被布置为释放由第一半导体芯片14产生的热的散热区域38。在本实施例中，散热区域38包括第一半导体芯片14的非主动表面。
现在参照图24，将描述另一半导体封装方法。本实施例的半导体封装方法与前述实施例的不同在于：该半导体封装方法包括在封装步骤之前将多个无源组件128附接至载体10。
可以在第二层或工作层120的表面上围绕每个焊盘或平台16外围布置无源组件128。无源组件128可以是电容器、电阻器、二极管、集成无源器件(IPD)或其组合。组件粘合剂130可以用于将无源组件128附接至第二层或工作层120的表面。可以使用激光或其他雕刻手段在第二层或工作层120的表面上预先标记要安装无源组件128的位置。组件粘合剂130可以在附接之前预先沉积在第二层或工作层120(芯片附接膏)上或无源组件128(芯片附接薄膜)的后表面上。
第一半导体芯片14以第一半导体芯片14的主动表面背对焊盘或平台16的方式附接至焊盘或平台16。粘合剂18可以用于将第一半导体芯片14附接至焊盘16。焊盘或平台16可以用于补偿第一半导体芯片14与无源组件128之间的厚度差，尤其在薄芯片的情况下。焊盘或平台16的厚度可以预先确定，并且可以形成为使得第一半导体芯片14的主动表面基本上等于或高于无源组件128的表面。
然后，利用第一封装剂20封装第一半导体芯片14和无源组件128。由此，在载体10上沉积第一介电层22以封装第一半导体芯片14、焊盘16和无源组件128。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括形成贯穿第一介电层22以暴露无源组件128和第一半导体芯片14的主动表面上的电极的多个第一开口30。这可以通过激光钻孔或光刻实现。第一开口30的位置与无源组件128和第一半导体芯片14的主动表面上的电极位置相对应。作为使用焊盘或平台16来补偿第一半导体芯片14与无源组件128之间的厚度差的结果，第一开口30到第一半导体芯片14的主动表面和无源组件128的深度可以基本上相等。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。第一迹线28也与无源组件128电连接。第一通孔26将无源组件128和第一半导体芯片14的主动表面上的电极与第一迹线28电连接。
然后，去除载体10的至少一部分以提供散热区域38。在本实施例中，去除载体10的至少一部分以提供散热区域38的步骤包括：去除载体10的第一层118的至少一部分。更具体地，去除载体10的第一层或支撑层118以暴露第二层或工作层120。
在所示实施例中，在去除载体10的第一层118之后，还去除载体10的第二层120的一部分以形成多个组件垫片132。更具体地，可以通过在单元分离之前去除载体10的第一层或支撑层118之后去除第二层或工作层120的一部分，使第二层或工作层120形成图案。这可以通过光刻和化学刻蚀实现，并暴露焊盘或平台16的表面和第一介电层22。第二层或工作层120的剩余部分形成与无源组件128的位置相对应的组件垫片130，从而组件粘合剂130组件垫片132被覆盖而不被暴露。焊盘16的暴露表面和第二层或工作层120的剩余部分可以涂敷有抗蚀或抗氧化层，例如镍(Ni)或有机可焊保护剂(OSP)。每个焊盘16形成完成的封装结构的导热垫片。
在去除载体10以暴露焊盘16并形成组件垫片132之后，可以通过激光或机械切割将由此形成的多个半导体封装134沿垂直线A-A分为单独的封装单元。
如从图24所见，由此形成的每个半导体封装134与前述实施例的半导体封装的不同在于：每个半导体封装134包括被第一封装剂20封装的多个无源组件128。
在可选实施例中，可以利用以上在前述实施例中描述的第一迹线28上的多个第一导电柱44来完成半导体封装134。
在又一实施例中，半导体封装134可以设置有如以上在前述实施例中描述的多个连接体76或在多个垫片80上形成的多个连接体76，作为无源组件128的替代。
以下将参照图25至27来描述另一半导体封装方法。
现在参照图25，本实施例的半导体封装方法与前述实施例的不同在于：第一半导体芯片14附接至在载体10的第二层或工作层120上限定的半导体芯片容纳区域12，第一半导体芯片14的主动表面背对半导体芯片容纳区域12。粘合剂18可以用于将第一半导体芯片14附接至半导体芯片容纳区域12。在所示实施例中，多个连接体或柱76也设置在载体10的第二层或工作层120上。
利用第一封装剂20封装第一半导体芯片14和连接体76。由此，在载体10上布置第一介电层22以封装第一半导体芯片14和连接体76。使用薄膜片或膏形式的热固高分子材料，如环氧基化合物或酚基化合物来形成第一介电层22。在其他实施例中，材料可以是颗粒状或粉状的形式。典型地，材料可进一步包括填充剂如二氧化硅。优选地，第一介电层22由Ajinomoto增强膜(ABF)或环氧模塑料(EMC)形成。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括：形成贯穿第一介电层22以暴露第一半导体芯片14的主动表面和连接体76的表面的多个第一开口30。第一开口30的位置与第一半导体芯片14的主动表面上的I/O垫片位置和载体10上的连接体76的位置相对应。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14和连接体76的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。
在本实施例中，形成与第一半导体芯片14的电连接24还包括：利用第二封装剂32对第一迹线28进行封装；以及形成贯穿第二封装剂32以暴露第一迹线28的表面的多个第二开口34。由此，在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第二开口34后续可以填充有导电材料，例如焊膏。
去除载体10的至少一部分以提供散热区域38。在本实施例中，去除载体10的至少一部分以提供散热区域38的步骤包括：去除载体10的第一层118的至少一部分。更具体地，选择性地去除载体10的第一层或支撑层118的一部分，并且第一层或支撑层118的剩余部分在载体10的第二层或工作层120上提供多个散热片或导热块136。以这种方式，通过去除载体10的第一层118的一部分形成多个散热片136。有利地，散热片136增加到周围环境的表面区域，以便更好散热。可以通过光刻或化学刻蚀来实现第一层或支撑层118的选择性去除。载体10的第二层或工作层120的暴露表面可以涂敷有抗蚀或抗氧化层，例如镍(Ni)或有机可焊保护剂(OSP)。在该实施例中，第二层或工作层120形成完成的封装结构的散热层。
在本实施例中，嵌入第一介电层22内的连接体76将封装单元的顶部与封装单元的基层连接，将具有散热片或导热块136的第二层或工作层120与用于外部封装的封装的外部垫片连接。散热片136也可以用作接地屏蔽，第一半导体芯片14可以经由第一迹线28、第一通孔28和连接体76的路径与散热片136电连接，以用于接地目的。在一个实施例中，多个垂直连接体76可以部署在外围布置中，并且可以与散热片136连接，用作屏蔽第一半导体芯片14免受外部电子干扰的电磁屏蔽。
在所示实施例中，在去除载体10的第一层118的至少一部分之后，在载体10的第二层120的暴露部分和散热片136上形成涂层138。可以使用第二层或工作层120作为整个板的导电平面，通过电镀在第二层或工作层120的暴露表面和散热片或导热块136上形成涂层138。涂层138可以是与散热片或导热块136不同的材料，以产生不同的导热性用于增强散热。散热片或导热块136可以由钢制成，涂层138可以由铜或镍制成。涂层138也可以是抗蚀或抗氧化层，例如镍(Ni)或有机可焊保护剂(OSP)。
可以通过激光或机械切割将由此形成的多个半导体封装140沿垂直线A-A分离为单独的封装单元。由于沿暴露的第二层或工作层120的区域(其中在选择性地去除第一层或支撑层118的一部分之后载体10的厚度明显减小)发生切割，有利于切割工艺。例如，这转化为较快的锯切次数和降低的锯片磨损。
如从图25中所见，每个散热片或导热块136的面积均小于相应的半导体封装140的面积。这样，在每个半导体封装140的外围周围存在台阶，使得外围周围的半导体封装140的厚度小于中心区域的半导体封装140的厚度。每个散热片或导热块136的面积可以大于相应的第一半导体芯片14的面积。
由此形成的每个半导体封装140包括：第一半导体芯片14、封装第一半导体芯片14的第一封装剂20、与第一半导体芯片14的多个电连接24、以及被布置为释放由第一半导体芯片14产生的热的散热区域38。在本实施例中，散热区域38包括：附接至导电层120的第一表面的散热片136的表面区域，其中第一半导体芯片14附接至导电层120的第二表面。在所示实施例中，半导体封装140包括在散热区域38之上的涂层138。
在可选实施例中，可以利用以上在前述实施例中描述的第一迹线28上的多个第一导电柱44来完成半导体封装140。
在其他实施例中，半导体封装140可以形成为没有连接体76，具有形成在多个垫片80上的连接体76，具有如以上在前述实施例中描述的多个无源组件128和/或多个焊盘16。
在焊盘16设置在第二层或工作层120的第一表面上且第一半导体芯片14附接至焊盘16的实施例中，散热区域38可以包括附接至导电层120的第二表面的散热片136的表面区域，其中焊盘16附接至导电层120的第一表面。
可以以不同配置来设置导热块136。以下将参照图26和27来描述这些示例。
现在参照图26，示出了通过去除载体10的第一层118的一部分而形成的散热片136阵列的底部平面图。在所示实施例中，第一层或支撑层118形成为载体10的第二层或工作层120上的导热块阵列。有利地，散热片136阵列增大了对周围环境的表面面积以增强散热。
在所示实施例中，散热区域38包括附接至导电层120的第一表面的散热片136阵列的表面区域，其中第一半导体芯片14附接至导电层120的第二表面。
现在参照图27，示出了通过去除载体10的第一层118的一部分而形成的多个散热翅片142的底部平面图。在所示实施例中，第一层或支撑层118形成为载体10的第二层或工作层120上的导热翅片或壁阵列。有利地，散热翅片142的阵列增大了对周围环境的表面面积以增强散热。
在本实施例中，散热区域38包括附接至导电层120的第一表面的多个散热翅片142的表面区域，其中第一半导体芯片14附接至导电层120的第二表面。
以下参照图28和29来描述另一半导体封装方法。
现在参照图28，本实施例的半导体封装方法包括：提供具有多个半导体芯片容纳区域12的载体10。本实施例的载体10包括第一层或支撑层118和在第一层118上设置的第二层或工作层120，第二层120由第一导电材料形成。第一层或支撑层118可以由钢或铝制成，第二层或工作层120可以由铜制成。
多个第一半导体芯片14附接至在载体10的第二层或工作层120上限定的半导体芯片容纳区域12，第一半导体芯片14的主动表面背对半导体芯片容纳区域12。与第一半导体芯片14的主动表面相对的第一半导体芯片14的后表面可以设置有阻挡层。可以通过使用钛/铬(Ti/Cr)分层或铬/铜(Cr/Cu)分层进行喷涂来形成阻挡层。
粘合剂18可以用于将第一半导体芯片14附接至半导体芯片容纳区域12。
利用第一封装剂20封装第一半导体芯片14。由此，在载体10上沉积第一介电层22以封装第一半导体芯片14。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括：形成贯穿第一封装剂20延伸至第一半导体芯片14的多个第一通孔26，并在第一封装剂20的表面上形成多个第一迹线28，所述第一迹线28通过第一通孔26与第一半导体芯片14电连接。
在本实施例中，形成与第一半导体芯片14的电连接24的步骤还包括：利用第二封装剂32对第一迹线28进行封装，并形成贯穿第二封装剂32以暴露第一迹线28的表面的多个第二开口34。由此在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第二开口34后续可以填充有导电材料，例如焊膏。
去除载体10的至少一部分以提供散热区域38。在本实施例中，去除载体10的第一层或支撑层118，并在去除载体10的第一层118之后形成贯穿载体10的第二层120以暴露第一半导体芯片14中的至少一个的表面的至少一个第四开口144。可以通过化学刻蚀来去除载体10的第一层或支撑层118，可以通过激光钻孔来形成第四开口144。开口的位置与第一半导体芯片14的后表面相对应。在形成第四开口144的过程中，去除第二层或工作层120的一部分和粘合剂18的一部分以暴露第一半导体芯片14的后表面。
在所示实施例中，贯穿载体10的第二层120形成三个第四开口144。然而，本领域技术人员应理解，本实用新型不受所形成的第四开口144的数量所限。在可选实施例中，可以依据封装需求来形成或多或少数量的第四开口144。
在本实施例中，至少一个第四开口144填充有焊接材料146。以这种方式，贯穿粘合剂18和载体10的第二层或工作层120形成多个第三通孔148。可以通过化学电镀在第二层或工作层120的表面和第四开口144的侧壁上沉积金属种层来形成第三通孔148。然后通过焊料电镀填充第四开口144，使焊膏回流并使焊接材料在第四开口144内流动。去除种层的任何暴露部分。在回流之后，焊接材料148的回流表面可以高于载体10的第二层或工作层120的表面。
可以通过激光或机械切割将由此形成的多个半导体封装150沿垂直线A-A分离为单独的封装单元。
如从图28中所见，每个半导体封装150包括：第一半导体芯片14、封装第一半导体芯片14的第一封装剂20、与第一半导体芯片14的多个电连接24、以及被布置为释放由第一半导体芯片14产生的热的散热区域38。在本实施例中，散热区域38包括第一半导体芯片14附接至的导电层120的表面。
在所示实施例中，半导体封装150还包括贯穿导电层120延伸至第一半导体芯片14的非主动表面的至少一个第四开口144。在本实施例中，至少一个第四开口144填充有焊接材料148。
第三通孔148可以形成在半导体封装150的晶片区域内，并用作散去芯片操作期间产生的热的通道。第三通孔148可以形成在第一半导体芯片14的热点处(在半导体芯片工作期间在此处产生大部分的热量)。
现在参照图29，将描述另一半导体封装方法。本实施例的半导体封装方法与前述实施例的不同在于：至少一个第四开口144填充有第二导电材料152以形成贯穿粘合剂18和载体10的第二层或工作层120的第三通孔148。可以通过半加成电镀工艺形成第三通孔148，包括：通过化学电镀在载体10的第二层或工作层120的表面和第四开口144的侧壁上沉积金属种层，以诸如铜之类的导电材料填充第四开口144，并去除种层的任何暴露部分。第三通孔148的电镀表面可以低于载体10的第二层或工作层120的表面。
图29的半导体封装152与图28所示的不同在于：至少一个第四开口144填充有导电材料152。此外，在所示实施例中，半导体封装152还包括导电层120上的导电材料152的层。
现在参照图30，将描述半导体封装方法的另一实施例。本实施例的半导体封装方法包括：提供具有多个半导体芯片容纳区域12的载体10。本实施例的载体10包括第一层或支撑层118和在第一层118上设置的第二层或工作层120，第二层120由第一导电材料形成。第一层或支撑层118可以由钢或铝制成，第二层或工作层120可以由铜制成。
在本实施例中，在第二层或工作层120上形成多个连接体76。可以通过在第二层或工作层120电镀来形成连接体76。连接体76的位置可以是预定的并使用光刻来形成图案。连接体76的表面自第二层或工作层120的表面提高。
多个第一半导体芯片14附接至在载体10的第二层或工作层120上限定的半导体芯片容纳区域12，第一半导体芯片14的主动表面背对半导体芯片容纳区域12。
粘合剂18可以用于将第一半导体芯片14附接至半导体芯片容纳区域12。
利用第一封装剂20封装第一半导体芯片14和连接体76。由此，在载体10上布置第一介电层22以封装第一半导体芯片14和连接体76。可以通过研磨或抛光使第一介电层22的厚度变薄以暴露连接体76的表面。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括：形成贯穿第一介电层22以暴露第一半导体芯片14的主动表面的多个第一开口30。第一开口30的位置与第一半导体芯片14的主动表面上的电极位置相对应。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14的多个第一通孔26和第一封装剂20表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。
在本实施例中，形成与第一半导体芯片14的电连接24还包括：利用第二封装剂32对第一迹线28进行封装，并形成贯穿第二封装剂32以暴露第一迹线28的表面的多个第二开口34。由此在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。可以通过使用例如阻焊进行丝网印刷来形成第二介电层36，并且可以通过光刻在第二介电层36中形成第二开口34。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第二开口34后续可以填充有导电材料，例如焊膏。
去除载体10的至少一部分以提供散热区域38。在本实施例中，去除载体10的第一层或支撑层118，第二层或工作层120形成完成的封装结构的散热层。在所示实施例中，在第二层或散热层中形成多个第五开口156以暴露连接体76的表面。这可以通过光刻或激光钻孔实现。
可以通过激光或机械切割将由此形成的多个半导体封装158沿垂直线A-A分离为单独的封装单元。
每个半导体封装158包括：第一半导体芯片14、封装第一半导体芯片14和多个连接体76的第一封装剂20、与第一半导体芯片14的多个电连接24、以及被布置为释放由第一半导体芯片14产生的热的散热区域38。在本实施例中，散热区域38包括第一半导体芯片14所附接至的导电层120的表面。
在所示实施例中，半导体封装158还包括在导电层120中形成的多个第五开口156，第五开口156暴露连接体76的表面。
如从图30中所见，连接体76形成在第一介电层22中并在半导体封装158的晶片区域之外。连接体76可以用于连接各个第二半导体封装。在可选实施例中，连接体76可以另外形成在第一介电层22中，在半导体封装158的一个或多个角部分处。
在又一可选实施例中，连接体76可以形成至比第一半导体芯片14的主动表面低的高度。在这种实施例中，可以形成多个第三通孔148以将连接体76与第一迹线28电连接。
以下将参照图31和32来描述可以用上述半导体封装158而形成的各种堆叠半导体封装。
现在参照图30，示出了堆叠半导体封装160。堆叠半导体封装160包括具有附接至第一迹线28的暴露表面的多个焊料凸块92的第一半导体封装40。第一半导体封装40堆叠在形成有多个连接体76的第二半导体封装158上。焊料凸块92与第二半导体封装158的连接体76的暴露表面电耦接。
焊料凸块92可以由任何导电粘接材料形成，例如，锡基焊料。
现在参照图32，示出了另一堆叠半导体封装162。堆叠半导体封装162包括形成有多个连接体76的第一半导体封装158。第二半导体封装164堆叠在第一半导体封装158上。在本实施例中，第二半导体封装164是具有多个焊料凸块92的晶圆级封装。焊料凸块92与第一半导体封装158的连接体76的暴露表面电耦接。
在所示实施例中，第二半导体封装164是倒装芯片芯片级封装(CSP)。
以下将参照图33至35来描述另一半导体封装方法。
现在参照图33，本实施例的半导体封装方法与前述实施例的不同在于：在封装步骤之前，在载体10上形成至少一个加固元件166。
现在参照图34，示出了具有形成在其上的多个加固元件166的载体10的俯视图。在所示实施例中，加固元件166布置在焊盘16的周围。在本实施例中，加固元件166以类网格布置设置。加固元件166可以通过光刻和电镀形成。有利地，设置加固元件166有助于加固半导体封装并降低半导体封装的易碎性。
在一个实施例中，加固元件166可以设置为第一半导体芯片14周围的加固翅片。在这种实施例中，电镀的加固翅片可以延伸至半导体封装的外围表面。
现在参照图35，示出了具有至少一个加固元件166的不同布置的载体10的俯视图。在本实施例中，至少一个加固元件166是预先形成的金属网格或设置在第一半导体芯片14周围的加固网格结构。
再次参照图33，利用第一封装剂20封装第一半导体芯片14和至少一个加固元件166。由此在载体10上布置第一介电层22以封装第一半导体芯片14、焊盘16和至少一个加固元件166。可以在不暴露第一半导体芯片14和至少一个加固元件166的情况下通过研磨或抛光使第一介电层22的厚度变薄。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括：形成贯穿第一介电层22的多个第一开口30以暴露第一半导体芯片14的主动表面。第一开口30的位置与第一半导体芯片14的主动表面上的I/O垫片位置相对应。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。更具体地，第一通孔26将第一半导体芯片14的主动表面上的I/O垫片与第一迹线28电连接。
在本实施例中，形成与第一半导体芯片14的电连接24还包括：利用第二封装剂32对第一迹线28进行封装，并形成贯穿第二封装剂32以暴露第一迹线28的表面的多个第二开口34。由此在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第二开口34后续可以填充有导电材料，例如焊膏。
然后去除载体10的至少一部分以提供散热区域38。在本实施例中，散热区域38是去除载体10之后焊盘16的暴露表面区域。在所示实施例中，至少一个加固元件166的表面也在去除载体10的至少一部分之后被暴露。
在去除载体10以暴露焊盘16和至少一个加固元件166的表面之后，可以通过激光或机械切割将由此形成的多个半导体封装168沿垂直线A-A分离为单独的封装单元。
如从图33中所见，由此形成的每个半导体封装168与前述实施例的半导体封装的不同在于：每个半导体封装168包括被第一封装剂20封装的至少一个加固元件166。
在可选实施例中，半导体封装168可以形成有具有第一层或支撑层和设置在第一层上的第二层或工作层的载体10，第二层由导电材料形成。在这样的实施例中，第一半导体芯片14和至少一个加固元件166可以附接至第二层或工作层。
以下将参照图36和37来描述另一半导体封装方法。
现在参照图36，本实施例的半导体封装方法与前述实施例的不同在于：在封装步骤之前，在载体10上形成电磁屏蔽结构170。
现在参照图37，示出了具有在其上形成的电磁屏蔽结构170的载体10的俯视图。在所示实施例中，电磁屏蔽结构170布置在焊盘16的周围。在本实施例中，电磁屏蔽结构170具有类壁结构，并且可以通过光刻或电镀形成。有利地，提供电磁屏蔽结构170有助于容纳电磁辐射并减少发射的电磁辐射量。
在可选实施例中，电磁屏蔽结构170可以是围绕第一半导体芯片14延伸的圆形墙壁结构或围绕第一半导体芯片14延伸的具有弯曲墙角的矩形墙壁结构。
再次参照图36，利用第一封装剂封装第一半导体芯片14和电磁屏蔽结构170。由此，在载体10上布置第一介电层22，以封装第一半导体芯片14、焊盘16和电磁屏蔽结构170。可以在不暴露第一半导体芯片14的情况下通过研磨或抛光使第一介电层22的厚度变薄。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括：形成贯穿第一介电层22以暴露第一半导体芯片14的主动表面的多个第一开口30。第一开口30的位置与第一半导体芯片14的主动表面上的I/O垫片位置相对应。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。更具体地，第一通孔26将第一半导体芯片14的主动表面上的I/O垫片与第一迹线28电连接。
在本实施例中，形成与第一半导体芯片14的电连接24还包括：利用第二封装剂32对第一迹线28进行封装；以及形成贯穿第二封装剂32以暴露第一迹线28的表面的多个第二开口34。由此，在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第二开口34后续可以填充有导电材料，例如焊膏。
然后，去除载体10的至少一部分以提供散热区域38。在本实施例中，散热区域38是去除载体10之后焊盘16的暴露表面区域。在所示实施例中，电磁屏蔽结构170的表面也在去除载体10的至少一部分之后被暴露。
在去除载体10以暴露焊盘16和电磁屏蔽结构170的表面之后，可以通过激光或机械切割将由此形成的多个半导体封装172沿垂直线A-A分离为单独的封装单元。
如从图36中所见，由此形成的每个半导体封装172与前述实施例的半导体封装的不同在于：每个半导体封装172包括被第一封装剂20封装的电磁屏蔽结构170。
在可选实施例中，半导体封装172可以形成有具有第一层或支撑层和在第一层上设置的第二层或工作层的载体10，第二层由导电材料形成。在这样的实施例中，第一半导体芯片14和电磁屏蔽结构170可以附接至第二层或工作层。
以下将参照图38和39来描述另一半导体封装方法。
现在参照图38，本实施例的半导体封装方法与前述实施例的不同在于：在封装步骤之前，在载体10上形成嵌入式迹线174的图案。可以通过光刻或电镀在载体10上形成嵌入式迹线174。在载体10包括第一层或支撑层和第二层或工作层的可选实施例中，可以通过刻蚀掉第二层或工作层的一部分以在第二层或工作层上形成图案，来形成嵌入式迹线174。嵌入式迹线174的图案与半导体封装176的散热区域38暴露在相同的表面上。嵌入式迹线174的图案可以是电感线圈。
在本实施例中，在嵌入式迹线174上形成多个连接体或柱76。
现在参照图39，示出了具有在其上形成的嵌入式迹线174的载体10的俯视图。在所示实施例中，嵌入式迹线174布置在焊盘16的周围。
在可选实施例中，嵌入式迹线174可以远离焊盘16布置或在没有焊盘时远离第一半导体芯片14布置。在一个实施例中，可以在焊盘16或第一半导体芯片14的一侧形成嵌入式迹线174。
再次参照图38，利用第一封装剂20封装第一半导体芯片14、嵌入式迹线174和连接体76。由此，在载体10上布置第一介电层22，以封装第一半导体芯片14、焊盘16、连接体76和嵌入式迹线174。可以在不暴露第一半导体芯片14和连接体76的情况下通过研磨或抛光使第一介电层22的厚度变薄。在可选实施例中，可以使第一介电层22的厚度变薄以暴露连接体76的表面。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括：形成贯穿第一介电层22以暴露第一半导体芯片14的主动表面和连接体76的表面的多个第一开口30。第一开口30的位置与第一半导体芯片14的主动表面上的I/O垫片位置和连接体76的位置相对应。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14和连接体76的表面的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。更具体地，第一通孔26将第一半导体芯片14的主动表面上的I/O垫片和连接体76与第一迹线28电连接。
在本实施例中，形成与第一半导体芯片14的电连接24还包括：利用第二封装剂32对第一迹线28进行封装，并形成贯穿第二封装剂32以暴露第一迹线28的表面的多个第二开口34。由此在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第二开口34后续可以填充有导电材料，例如焊膏。
然后，去除载体10的至少一部分以提供散热区域38。在本实施例中，散热区域38是去除载体10之后焊盘16的暴露表面区域。在所示实施例中，嵌入式迹线174的表面也在去除载体10的至少一部分之后被暴露。
在去除载体10以暴露焊盘16和嵌入式迹线174的表面之后，可以通过激光或机械切割将由此形成的多个半导体封装176沿垂直线A-A分离为单独的封装单元。
如从图38中所见，由此形成的每个半导体封装176与前述实施例的半导体封装的不同在于：每个半导体封装176包括被第一封装剂20封装的嵌入式迹线174。
现在参照图40，将描述另一种半导体封装方法。本实施例的半导体封装方法与图24所示的实施例的不同在于，半导体封装方法包括在封装步骤之前，在载体10上形成多个垫片880以及将多个无源组件128附接至垫片80。
本实施例的每个垫片80具有比相应的无源组件128大的表面区域。垫片80和无源组件128可以布置在焊盘16周围。在一个实施例中，可以通过光刻或电镀在载体10上形成垫片80。在载体10包括第一层或支撑层以及第二层或工作层的可选实施例中，可以通过刻蚀掉第二层或工作层的一部分以在第二层或工作层上形成图案，来形成垫片80。
无源组件128可以是电容器、电阻器、二极管、集成无源器件(IPD)或其组合。组件粘合剂130可以用于将无源组件128附接至垫片80。组件粘合剂130可以在附接之前预先沉积在垫片80(芯片附接膏)上或无源组件128(芯片附接薄膜)的后表面上。
第一半导体芯片14以第一半导体芯片14的主动表面背对焊盘或平台16的方式附接至焊盘或平台16。粘合剂18可以用于将第一半导体芯片14附接至焊盘16。焊盘或平台16可以用于补偿第一半导体芯片14与无源组件128之间的厚度差，尤其在薄芯片的情况下。焊盘或平台16的厚度可以预先确定，并且可以形成为使得第一半导体芯片14的主动表面基本上等于或高于无源组件128的表面。
然后，利用第一封装剂20封装第一半导体芯片14和无源组件128。由此，在载体10上设置第一介电层22以封装第一半导体芯片14、焊盘16和无源组件128。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括形成贯穿第一介电层22以暴露无源组件128和第一半导体芯片14的主动表面上的电极的多个第一开口30。这可以通过激光钻孔或光刻实现。第一开口30的位置与无源组件128和第一半导体芯片14的主动表面上的电极位置相对应。作为使用焊盘或平台16来补偿第一半导体芯片14与无源组件128之间的厚度差的结果，第一开口30到第一半导体芯片14的主动表面和无源组件128的深度可以基本上相等。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。第一迹线28也与无源组件128电连接。第一通孔26将无源组件128和第一半导体芯片14的主动表面上的电极与第一迹线28电连接。
然后，去除载体10的至少一部分以提供散热区域38。在本实施例中，散热区域38是去除载体10之后焊盘16的暴露表面区域。在示出的实施例中，在区域载体10的至少一部分之后，垫片80的表面也被暴露。
可以通过化学刻蚀或物理分离去除载体10以暴露焊盘16和垫片80的表面。焊盘16的暴露表面区域和垫片80的表面可以涂敷有抗蚀或抗氧化层，例如镍(Ni)或有机可焊保护剂(OSP)。
在去除载体10以暴露焊盘16和垫片80的表面之后，可以通过激光或机械切割将由此形成的多个半导体封装178沿垂直线A-A分为单独的封装单元。
如从图40中可见，由此形成的每个半导体封装175与前述实施例的半导体封装的不同在于，每个半导体封装134包括设置在多个垫片80上且被第一封装剂20封装的多个无源组件128。
在可选实施例中，可以通过如前述实施例所述的第一迹线28上的多个第一焊料凸块44完成半导体封装134。
下面将参照图41和42描述另一种半导体封装方法。
现在参照图41，本实施的半导体封装方法与前述实施例的不同在于，在封装步骤之前，在载体10上形成电磁屏蔽结构170。在本实施例中，电磁屏蔽结构170包括第一半导体芯片14附接至的平台部分和围绕第一半导体芯片14的外围延伸的墙壁部分182。可以通过光刻或电镀形成电磁屏蔽结构170。有利地，提供电磁屏蔽结构170有助于容纳电磁辐射并减少发射的电磁辐射量。
现在参照图42，示出具有形成在其上的电磁屏蔽结构170的载体的俯视图。在所示的实施例中，电磁屏蔽结构170的墙壁部分182是围绕第一半导体芯片14延伸的具有弯曲墙角的矩形或近似方形的墙壁结构。在可选实施例中，电磁屏蔽结构170的墙壁部分182可以是围绕第一半导体芯片14延伸的圆形墙壁结构。
再次参照图41，利用第一封装剂20封装第一半导体芯片14和电磁屏蔽结构170。由此在载体10上设置第一介电层22以封装第一半导体芯片14和电磁屏蔽结构170。在不暴露第一半导体芯片14的情况下，可以通过研磨或抛光使第一介电层22的厚度变薄。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括形成贯穿第一介电层22以暴露第一半导体芯片14的主动表面的多个第一开口30。第一开口30的位置与第一半导体芯片14的主动表面上的I/O垫片位置相对应。在所示的实施例中，第一开口30也形成至电磁屏蔽结构170的墙壁部分182。
然后形成贯穿第一封装剂20延伸第一半导体芯片14和电磁屏蔽结构170的墙壁部分182的多个第一通孔26以及第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。更具体地，第一通孔26将第一半导体芯片14的主动表面上的I/O垫片与第一迹线28电连接。
在本实施例中，形成与第一半导体芯片14的电连接24还包括利用第二封装剂32封装第一迹线28，以及形成贯穿第二封装剂32以暴露第一迹线28的表面的多个第二开口34。由此在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第二开口34后续可以填充有导电材料，例如焊膏。
然后去除载体10的至少一部分以提供散热区域38。在本实施例中，散热区域38是去除载体10之后，电磁屏蔽结构170的平台部分180的暴露表面区域。
在去除载体10以暴露电磁屏蔽结构170的平台部分180之后，可以通过激光或机械切割将由此形成的多个半导体封装184沿垂直线A-A分为单独的封装单元。
如从图41中可见，由此形成的每个半导体封装184与前述实施例的半导体封装的不同在于，每个半导体封装184包括被第一封装剂20封装的电磁屏蔽结构170。
现在参照图43，将描述半导体封装方法的另一实施例。本实施例的半导体封装方法包括提供具有多个半导体芯片容纳区域12的载体10。本实施例的载体10包括第一层或支撑层118和设置在第一层118上的第二层或工作层120，第二层120由第一导电材料形成。第一层或支撑层118可以由钢或铝制成，第二层或工作层120可以由铜制成。
在本实施例中，在第二层或工作层120上形成多个连接体76。可以通过在第二层或工作层120上电镀来形成连接体76。连接体76的位置可以是预先确定的并且使用光刻来形成图案。连接体76的表面自第二层或工作层120的表面提高。
多个第一半导体芯片14附接至在载体10的第二层或工作层120上限定的半导体芯片容纳区域12，第一半导体芯片14的主动表面背对半导体芯片容纳区域12。
粘合剂18可以用于将第一半导体芯片14附接至半导体芯片容纳区域12。
利用第一封装剂20封装第一半导体芯片14和连接体76。由此，在载体10上布置第一介电层22以封装第一半导体芯片14和连接体76。
在封装之后，形成与第一半导体芯片14的多个电连接24。在本实施例中，形成与第一半导体芯片14的电连接24包括：形成贯穿第一介电层22以暴露第一半导体芯片14的主动表面的多个第一开口30。第一开口30的位置与第一半导体芯片14的主动表面上的电极位置相对应。在所示的实施例中，第一开口30也形成至连接体76。
然后，形成贯穿第一封装剂20延伸至第一半导体芯片14和连接体76的多个第一通孔26和第一封装剂20的表面上的多个第一迹线28。第一迹线28通过第一通孔26与第一半导体芯片14电连接。
在本实施例中，形成与第一半导体芯片14的电连接24还包括：利用第二封装剂32对第一迹线28进行封装；以及形成贯穿第二封装剂32以暴露第一迹线28的表面的多个第二开口34。由此，在第一介电层22上形成第二介电层36，第二介电层36封装第一迹线28。可以通过使用例如阻焊进行丝网印刷来形成第二介电层36，并且可以通过光刻在第二介电层36中形成第二开口34。第一迹线28的暴露表面可以涂敷有诸如锡(Sn)、镍/金(Ni/Au)分层或有机可焊保护剂(OSP)之类的终饰层。第二开口34后续可以填充有导电材料，例如焊膏。
去除载体10的至少一部分以提供散热区域38。在本实施例中，去除载体10的第一层或支撑层118，第二层或工作层120形成完成的封装结构的散热层。在示出的实施例中，在第二层或散热层120中形成多个第五开口156以暴露连接体76的表面。这可以通过光刻或激光钻孔来实现。
可以通过激光或机械切割将由此形成的多个半导体封装186沿垂直线A-A分为单独的封装单元。
每个半导体封装186包括第一半导体芯片14、封装第一半导体芯片14和多个连接体76的第一封装剂20、与第一半导体芯片14的多个电连接24、以及被布置为释放由第一半导体芯片14产生的热的散热区域38。在本实施例中，散热区域38包括第一半导体芯片14所附接至的导电层120的表面。
在所示的实施例中，半导体封装186还包括形成在导电层120中的多个第五开口156，第五开口156暴露连接体76的表面。
如从图43中可见，连接体76形成在第一介电层22中且在半导体封装186的芯片区域外。连接体76可用于连接各个第二半导体封装。在可选实施例中，连接体76还可形成在第一介电层22中，在半导体封装186的一个或多个角部分处。
下面将参照图44和45描述以上述的半导体封装186形成的各种堆叠半导体封装。
现在参照图44，示出堆叠半导体封装188。堆叠半导体封装188包括具有附接至第一迹线28的暴露表面的多个焊料凸块92的第一半导体封装40。第一半导体封装40堆叠在形成有多个连接体76的第二半导体封装186上。焊料凸块92与第二半导体封装186的连接体76的暴露表面电耦接。
焊料凸块92可以由任何导电粘接材料形成，例如，锡基焊料。
现在参照图45，示出了另一堆叠半导体封装190。堆叠半导体封装1900包括形成有多个连接体76的第一半导体封装186。第二半导体封装164堆叠在第一半导体封装186上。在本实施例中，第二半导体封装164是具有多个焊料凸块92的晶圆级封装。焊料凸块92与第一半导体封装186的连接体的暴露表面电耦接。在示出的实施例中，第二半导体封装164是倒装芯片芯片级封装(CSP)。
如从以上讨论中显而易见的是，本实用新型提供了用于形成具有改进的导热特性的半导体封装的有效半导体封装方法。
呈现本实用新型的优选实施例的描述是为了说明和描述，而并不意在排他或将本实用新型限制为所公开的形式。本领域技术人员将会理解，可以在不偏离广义的实用新型概念的情况下对上述实施例做出改变。因而可以理解，本实用新型不限于所公开的特定实施例，而是覆盖由所附权利要求限定的本实用新型的范围内的修改。
此外，除非上下文明确需要，在整个说明书和权利要求书中，词“包括”、“包含”等应被理解为与排他或穷举含义相对的包含；也就是说，其含义为“包括但不限于”。

Claims (15)

1.一种半导体封装，包括：
第一半导体芯片；
封装所述第一半导体芯片的第一封装剂；
与所述第一半导体芯片的多个电连接；以及
散热区域，被布置为释放所述第一半导体芯片产生的热，其中所述散热区域包括以下之一：
所述第一半导体芯片附接至的焊盘的表面；
焊盘附接至的导电层的表面，其中所述第一半导体芯片附接至所述焊盘；
所述第一半导体芯片附接至的导电层的表面；
附接至导电层的散热片的表面区域，其中所述第一半导体芯片附接至所述导电层；
附接至导电层的散热片阵列的表面区域，其中所述第一半导体芯片附接至所述导电层；
附接至导电层的多个散热翅片的表面区域，其中所述第一半导体芯片附接至所述导电层；以及
附接至焊盘所附接的导电层的散热片的表面区域，其中所述第一半导体芯片附接至所述焊盘。
2.根据权利要求1所述的半导体封装，其中与所述第一半导体芯片的所述电连接包括：
贯穿所述第一封装剂延伸至所述第一半导体芯片的多个通孔；以及
所述第一封装剂的表面上的多个第一迹线，其中所述第一迹线通过所述通孔与所述第一半导体芯片电连接。
3.根据权利要求2所述的半导体封装，还包括：
封装所述第一迹线的第二封装剂；以及
延伸贯穿所述第二封装剂以暴露所述第一迹线的表面的多个开口。
4.根据权利要求3所述的半导体封装，还包括：
第二半导体芯片；
多个焊料凸块，附接至所述第二半导体芯片并将所述第二半导体芯片与所述第一迹线的暴露表面电连接。
5.根据权利要求2所述的半导体封装，还包括：
所述第一迹线上的多个导电柱；以及
封装所述第一迹线和所述导电柱的第二封装剂，其中所述第二封装剂的一部分被去除，暴露所述导电柱的表面。
6.根据权利要求5所述的半导体封装，还包括：所述第二封装剂的表面上的多个第二迹线。
7.根据权利要求1所述的半导体封装，还包括：在所述第一半导体芯片的多个电路垫片中的至少一个上设置的导电层。
8.根据权利要求7所述的半导体封装，其中所述导电层的表面区域大于在其上形成所述导电层的电路垫片的表面区域。
9.根据权利要求7所述的半导体封装，其中所述导电层包括垫片部分和线部分，所述垫片部分位于在其上形成所述导电层的电路垫片之上，所述线部分延伸远离所述电路垫片。
10.根据权利要求9所述的半导体封装，其中与所述第一半导体芯片的所述电连接从所述导电层的所述线部分形成。
11.根据权利要求1所述的半导体封装，还包括：被所述第一封装剂封装的多个无源组件和电感线圈中的至少一个。
12.根据权利要求1所述的半导体封装，还包括：所述散热区域上的涂层。
13.根据权利要求1所述的半导体封装，还包括：贯穿所述导电层延伸至所述第一半导体芯片的非主动表面的至少一个开口。
14.根据权利要求13所述的半导体封装，还包括：填充所述至少一个开口的导电材料和焊接材料中的至少一个。
15.根据权利要求13所述的半导体封装，还包括：所述导电层上的所述导电材料的层。
CN201620643621.6U 2015-06-26 2016-06-24 半导体封装 Active CN205984954U (zh)

Applications Claiming Priority (16)

Application Number Priority Date Filing Date Title
SG10201505116W 2015-06-26
SG10201505116W 2015-06-26
SG10201509222T 2015-11-06
SG10201509222T 2015-11-06
SG10201509616R 2015-11-23
SG10201509616R 2015-11-23
SG10201510240R 2015-12-14
SG10201510242X 2015-12-14
SG10201510242X 2015-12-14
SG10201510240R 2015-12-14
SG10201510293Y 2015-12-15
SG10201510291X 2015-12-15
SG10201510293Y 2015-12-15
SG10201510291X 2015-12-15
SG10201510295R 2015-12-15
SG10201510295R 2015-12-15

Publications (1)

Publication Number Publication Date
CN205984954U true CN205984954U (zh) 2017-02-22

Family

ID=57586044

Family Applications (6)

Application Number Title Priority Date Filing Date
CN201620643213.0U Active CN205984953U (zh) 2015-06-26 2016-06-24 半导体封装
CN201620643621.6U Active CN205984954U (zh) 2015-06-26 2016-06-24 半导体封装
CN201610475027.5A Active CN106449434B (zh) 2015-06-26 2016-06-24 半导体封装方法、半导体封装和堆叠半导体封装
CN201620643846.1U Active CN205984956U (zh) 2015-06-26 2016-06-24 半导体封装
CN201620643722.3U Active CN205984955U (zh) 2015-06-26 2016-06-24 半导体封装
CN201620642598.9U Active CN205984944U (zh) 2015-06-26 2016-06-24 半导体封装和堆叠半导体封装

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201620643213.0U Active CN205984953U (zh) 2015-06-26 2016-06-24 半导体封装

Family Applications After (4)

Application Number Title Priority Date Filing Date
CN201610475027.5A Active CN106449434B (zh) 2015-06-26 2016-06-24 半导体封装方法、半导体封装和堆叠半导体封装
CN201620643846.1U Active CN205984956U (zh) 2015-06-26 2016-06-24 半导体封装
CN201620643722.3U Active CN205984955U (zh) 2015-06-26 2016-06-24 半导体封装
CN201620642598.9U Active CN205984944U (zh) 2015-06-26 2016-06-24 半导体封装和堆叠半导体封装

Country Status (4)

Country Link
US (1) US10854531B2 (zh)
CN (6) CN205984953U (zh)
TW (1) TWI705539B (zh)
WO (1) WO2016209172A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10819332B2 (en) 2016-12-30 2020-10-27 Delta Electronics, Inc. Driving circuit of a power circuit and a package structure thereof
DE102017107961B4 (de) * 2017-04-12 2022-10-13 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Beleuchtungseinrichtung und Beleuchtungseinrichtung
US10541228B2 (en) 2017-06-15 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages formed using RDL-last process
US10229892B2 (en) * 2017-06-28 2019-03-12 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing a semiconductor package
US11233028B2 (en) 2017-11-29 2022-01-25 Pep Inovation Pte. Ltd. Chip packaging method and chip structure
US11114315B2 (en) 2017-11-29 2021-09-07 Pep Innovation Pte. Ltd. Chip packaging method and package structure
US11610855B2 (en) 2017-11-29 2023-03-21 Pep Innovation Pte. Ltd. Chip packaging method and package structure
US11232957B2 (en) 2017-11-29 2022-01-25 Pep Inovation Pte. Ltd. Chip packaging method and package structure
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support
WO2020012604A1 (ja) * 2018-07-12 2020-01-16 三菱電機株式会社 半導体装置
CN210200700U (zh) * 2019-03-11 2020-03-27 Pep创新私人有限公司 芯片结构
US11257747B2 (en) * 2019-04-12 2022-02-22 Powertech Technology Inc. Semiconductor package with conductive via in encapsulation connecting to conductive element
EP3734647B1 (en) * 2019-05-03 2022-04-13 Delta Electronics, Inc. A driving circuit of a power circuit and a package structure thereof
CN112115672B (zh) * 2020-09-15 2024-01-26 中国兵器工业集团第二一四研究所苏州研发中心 一种高压多路复用器芯片的版图结构
US20220344232A1 (en) * 2021-04-26 2022-10-27 Texas Instruments Incorporated Integrated circuit having an enhanced thermal dissipation package
CN113725094B (zh) * 2021-11-01 2022-02-08 深圳中科四合科技有限公司 一种多芯片混合封装方法
CN117276217A (zh) * 2023-11-21 2023-12-22 江苏中科智芯集成科技有限公司 扇出型封装结构和扇出型封装方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US6650015B2 (en) * 2002-02-05 2003-11-18 Siliconware Precision Industries Co., Ltd. Cavity-down ball grid array package with semiconductor chip solder ball
DE60327962D1 (de) * 2002-04-03 2009-07-30 Panasonic Corp Eingebautes Halbleitermodul im Millimeterwellenband
TWI297941B (en) * 2005-10-13 2008-06-11 Phoenix Prec Technology Corp Semiconductor device with electroless plating metal connecting layer and method for fabricating the same
US8492906B2 (en) 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US7550857B1 (en) * 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US20080136004A1 (en) * 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
US20080258293A1 (en) 2007-04-17 2008-10-23 Advanced Chip Engineering Technology Inc. Semiconductor device package to improve functions of heat sink and ground shield
US8003496B2 (en) 2009-08-14 2011-08-23 Stats Chippac, Ltd. Semiconductor device and method of mounting semiconductor die to heat spreader on temporary carrier and forming polymer layer and conductive layer over the die
US20120306067A1 (en) 2011-06-02 2012-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally Enhanced Integrated Circuit Package
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US8912670B2 (en) * 2012-09-28 2014-12-16 Intel Corporation Bumpless build-up layer package including an integrated heat spreader
DE102012113003A1 (de) 2012-12-21 2014-04-03 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils und optoelektronisches Halbleiterbauteil
US9799590B2 (en) * 2013-03-13 2017-10-24 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using partial wafer singulation for improved wafer level embedded system in package
US9165878B2 (en) * 2013-03-14 2015-10-20 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US8916422B2 (en) * 2013-03-15 2014-12-23 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
TWI528512B (zh) * 2013-10-08 2016-04-01 Deng-Yan Lin Chip package structure and process
US9209154B2 (en) * 2013-12-04 2015-12-08 Bridge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US9527723B2 (en) * 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
US20160211221A1 (en) * 2015-01-16 2016-07-21 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US10854531B2 (en) 2020-12-01
CN106449434B (zh) 2021-08-10
CN205984944U (zh) 2017-02-22
TW201712820A (en) 2017-04-01
CN205984955U (zh) 2017-02-22
WO2016209172A1 (en) 2016-12-29
CN205984956U (zh) 2017-02-22
US20180190513A1 (en) 2018-07-05
CN106449434A (zh) 2017-02-22
CN205984953U (zh) 2017-02-22
TWI705539B (zh) 2020-09-21

Similar Documents

Publication Publication Date Title
CN205984954U (zh) 半导体封装
US11901343B2 (en) Semiconductor device with integrated heat distribution and manufacturing method thereof
US10297573B2 (en) Three-dimensional package structure and the method to fabricate thereof
US10128211B2 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
US10424525B2 (en) Method of manufacturing semiconductor devices
TWI253155B (en) Thermally enhanced semiconductor package and fabrication method thereof
JP5280014B2 (ja) 半導体装置及びその製造方法
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
EP1256980B1 (en) Ball grid array package with a heat spreader and method for making the same
US8487424B2 (en) Routable array metal integrated circuit package fabricated using partial etching process
CN108987380A (zh) 半导体封装件中的导电通孔及其形成方法
US10546808B2 (en) Methods of making wiring substrate for stackable semiconductor assembly and making stackable semiconductor assembly
CN104051395A (zh) 芯片堆叠封装及其方法
KR20070022264A (ko) 스택 다이 ｂｇａ 또는 ｌｇａ 컴포넌트 어셈블리
TW201743420A (zh) 薄型扇出式多晶片堆疊封裝構造與製造方法
CN104538375A (zh) 一种扇出PoP封装结构及其制造方法
KR101532816B1 (ko) 반도체 패키지 및 반도체 소자 패키징 방법
US20210125965A1 (en) Semiconductor device package and method of manufacturing the same
TWI712134B (zh) 半導體裝置及製造方法
CN1316607C (zh) 具有高散热效能的半导体封装件及其制法
KR20220033449A (ko) 반도체 디바이스 및 그 제조방법
KR100473336B1 (ko) 반도체패키지
KR20150140977A (ko) 반도체 패키지 장치 및 그 제조방법
TW202220067A (zh) 晶片封裝方法
KR20210147453A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant