CN205692821U - 一种有效增加pn结结面积的芯片结构 - Google Patents
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Abstract
本实用新型涉及一种芯片结构，特别是一种可以有效增加PN结结面积的芯片结构，属于半导体技术领域。包括芯片本体，芯片本体包括衬底层以及在衬底层其中一面或两面同时掺杂形成与衬底层导电类型相反的重掺杂层，重掺杂层与衬底层相交处形成PN结，PN结裸露处覆盖有钝化层，芯片本体的上下表面均覆盖有金属层；所述PN结为若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。本实用新型通过将原有的平面PN结设计为由多个具有U型结构构成的曲面结，在不增加原有芯片本体尺寸的前提下，有效增大了PN结的面积，从而在不增加制造成本的基础上达到增大芯片额定电流的目的。
Description
技术领域
本实用新型涉及一种芯片结构，特别是一种可以有效增加PN结结面积的芯片结构，属于半导体技术领域。
背景技术
半导体芯片无论工作于正向还是反向状态，其电流流过PN结均会导致芯片受热引起温升，而温度正是半导体芯片发生热击穿失效的主要影响因素。为了防止芯片发生热击穿失效，一般都将芯片的工作结温限制在低于120℃以下。
芯片的正反向额定工作电流均根据其额定工作结温所确定，一旦芯片的尺寸确定，则意味着芯片PN结的结面积确定，流过该单位结面积的额定电流密度也就确定下来。若想增大芯片的额定工作电流，但又不能增大单位面积的额定电流密度而使得工作结温超额定值，则现有做法是通过增大芯片的尺寸来实现，增大芯片的尺寸，也就是增大了PN结的结面积，这种现有做法带来的是芯片成本的大幅度增加。
实用新型内容
本实用新型的目的是在不增大芯片尺寸的前提下，提供一种可有效增加PN结结面积的芯片结构，芯片制造成本无需增加。
为了实现上述目的，本实用新型所采用的技术方案为：
一种有效增加PN结结面积的芯片结构，包括芯片本体，芯片本体包括衬底层以及在衬底层其中一面或两面同时掺杂形成与衬底层导电类型相反的重掺杂层，重掺杂层与衬底层相交处形成PN结，PN结裸露处覆盖有钝化层，芯片本体的上下表面均覆盖有金属层；所述PN结为若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。
所述芯片本体的上表面设有凸台，凸台表面等距间隔设有若干凹坑，PN结裸露于凸台的侧面，凸台的侧面以及凸台边缘覆盖有钝化层。
所述芯片本体的上表面和下表面均设有凸台，上表面凸台和下表面凸台的表面对称设有等距间隔的若干凹坑，第一PN结裸露于上表面凸台的侧面，第二PN结裸露于下表面凸台的侧面，上表面凸台的侧面以及凸台的边缘覆盖有钝化层，下表面凸台的侧面以及凸台的边缘覆盖有钝化层。
所述凹坑的横截面形状为方形或圆形或六边形或环形。
所述芯片本体的上下表面均为平面结构，PN结裸露于其中一个表面上。
所述芯片本体的上下表面均为平面结构，第一PN结裸露于上表面，第二PN结裸露于下表面。
本实用新型通过将原有的平面PN结设计为由多个具有U型结构构成的曲面结，在不增加原有芯片本体尺寸的前提下，有效增大了PN结的面积，从而在不增加制造成本的基础上达到增大芯片额定电流的目的。
以下通过附图和具体实施方式对本实用新型做进一步阐述。
附图说明：
图1为本实用新型实施例一的侧面结构示意图；
图2为本实用新型实施例二的侧面结构示意图；
图3为图1和图2的方形凹坑俯视结构示意图；
图4为图1和图2的圆形凹坑俯视结构示意图；
图5为图1和图2的六边形凹坑俯视结构示意图；
图6为图1和图2的环形凹坑俯视结构示意图；
图7为本实用新型实施例三的侧面结构示意图；
图8为本实用新型实施例四的侧面结构示意图。
具体实施方式：
实施例1：如图1所示，一种有效增加PN结结面积的芯片结构，包括芯片本体，芯片本体包括衬底层1，衬底层1的其中一个表面开设有若干个等间距的凹坑6，凹坑6的横截面形状如图3至图6所示，可以为方形、圆形、六边形或环形等，凡是能形成本实施例中PN结3形状的图形结构均包含在内；在有凹坑6的一面掺杂形成与衬底层1导电类型相反的重掺杂层2，衬底层1与重掺杂层2之间的相交处形成PN结3，PN结3由若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。芯片本体有凹坑6的一面中部设有凸台4，PN结裸露于凸台4的侧面上，凸台4的侧面以及凸台4的边缘覆盖有钝化层5，钝化层5用于将裸露的PN结3包封，与外界隔离，芯片本体的上下表面均覆盖有金属层7（上表面的金属层未画出）。
实施例2：如图2所示，一种有效增加PN结结面积的芯片结构，包括芯片本体，芯片本体包括衬底层1，衬底层1的上表面开设有若干个等间距的凹坑601，衬底层1的下表面也对称开设有若干个等间距的凹坑602，凹坑601和凹坑602的形状相同，其横截面形状如图3至图6所示，可以为方形、圆形、六边形或环形等，凡是能形成本实施例中PN结形状的图形结构均包含在内。在芯片本体的上表面掺杂形成与衬底层1导电类型相反的重掺杂层201，衬底层1与重掺杂层201之间的相交处形成第一PN结301；在芯片本体的下表面掺杂形成与衬底层1导电类型相反的重掺杂层202，衬底层1与重掺杂层202之间的相交处形成第二PN结302，第一PN结301和第二PN结302均由若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。芯片本体的上下表面均设有凸台4，第一PN结301和第二PN结302均裸露于凸台4的侧面上，凸台4的侧面以及凸台4的边缘覆盖有钝化层5，钝化层5用于将裸露的第一PN结301和第二PN结302包封，与外界隔离，芯片本体的上下表面均覆盖有金属层7（图2中金属层未画出）。
实施例3：如图7所示，一种有效增加PN结结面积的芯片结构，包括芯片本体，芯片本体包括衬底层1，衬底层1的其中一个表面掺杂形成与衬底层1导电类型相反的重掺杂层2，衬底层1与重掺杂层2之间的相交处形成PN结3，PN结3由若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结，PN结3裸露于重掺杂层2所在的表面上，PN结3裸露处覆盖有钝化层5，钝化层5用于将裸露的PN结3包封，与外界隔离，芯片本体的上下表面均覆盖有金属层7。
实施例4：如图8所示，一种有效增加PN结结面积的芯片结构，包括芯片本体，芯片本体包括衬底层1，衬底层1的上表面掺杂形成与衬底层1导电类型相反的重掺杂层201，衬底层1与重掺杂层201之间的相交处形成第一PN结301；在芯片本体的下表面掺杂形成与衬底层1导电类型相反的重掺杂层202，衬底层1与重掺杂层202之间的相交处形成第二PN结302，第一PN结301和第二PN结302均由若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。第一PN结301裸露于芯片本体的上表面，第二PN结302裸露于芯片本体的下表面，第一PN结301和第二PN结302裸露处均覆盖有钝化层5，钝化层5用于将裸露的第一PN结301和第二PN结302包封，与外界隔离，芯片本体的上下表面均覆盖有金属层7。
上述各实施例中给出的芯片结构，其PN结形状不同于现有技术中的平面PN结或现有曲面PN结，其PN结的横向长度显著增加，进而在不改变芯片尺寸的前提下，达到了增加PN结的结面积的显著效果。实施例1和实施例2所提供的芯片结构，采用台面工艺制造，其表面设置的凹坑6就是为了在杂质扩散时方便形成本实用新型中PN结的结构。而实施例3和实施例4则采用平面工艺制造，可以采用局部掺杂和二次扩散方式形成本实用新型所设计的PN结结构，无需进行凹坑6的设置。
为了避免所形成的PN结的曲面过渡处的曲率过大，从而造成该处的电流密度过大对电特性造成显著影响，上述方案中实施例1和实施例2的PN结深度一般不超过20微米，实施例3和实施例4的PN结深度一般不超过10微米，同时所设置的凹坑6的深度也不超过10微米，保证芯片光刻工艺环节的顺利实现。
本实用新型提供的芯片结构，特别适用于瞬态电压抑制二极管芯片的设计制造，因瞬态电压抑制二极管芯片主要用于过电压箝位保护，需要抗反向浪涌电流能力较强，而抗反向浪涌电流的能力与PN结的结面积相关，结面积越大其抗浪涌能力越强，因此，在不增加芯片本体横向尺寸的前提下，利用本实用新型的结构设计，可以显著增大PN结的结面积，从而达到提高抗反向浪涌能力的目的。其中，实施例1和实施例3针对单向瞬态电压抑制二极管芯片结构设计，而实施例2和实施例4则是针对双向瞬态电压抑制二极管芯片结构设计。
以上实施例仅用以说明本实用新型的技术方案而非限制，本领域普通技术人员对本实用新型的技术方案所做的其他修改或者等同替换，只要不脱离本实用新型技术方案的精神和范围，均应涵盖在本实用新型的权利要求范围中。
Claims (6)
1.一种有效增加PN结结面积的芯片结构，其特征在于：包括芯片本体，芯片本体包括衬底层以及在衬底层其中一面或两面同时掺杂形成与衬底层导电类型相反的重掺杂层，重掺杂层与衬底层相交处形成PN结，PN结裸露处覆盖有钝化层，芯片本体的上下表面均覆盖有金属层；所述PN结为若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。
2.根据权利要求1所述的一种有效增加PN结结面积的芯片结构，其特征在于：所述芯片本体的上表面设有凸台，凸台表面等距间隔设有若干凹坑，PN结裸露于凸台的侧面，凸台的侧面以及凸台边缘覆盖有钝化层。
3.根据权利要求1所述的一种有效增加PN结结面积的芯片结构，其特征在于：所述芯片本体的上表面和下表面均设有凸台，上表面凸台和下表面凸台的表面对称设有等距间隔的若干凹坑，第一PN结裸露于上表面凸台的侧面，第二PN结裸露于下表面凸台的侧面，上表面凸台的侧面以及凸台的边缘覆盖有钝化层，下表面凸台的侧面以及凸台的边缘覆盖有钝化层。
4.根据权利要求2或3所述的一种有效增加PN结结面积的芯片结构，其特征在于：所述凹坑的横截面形状为方形或圆形或六边形或环形。
5.根据权利要求1所述的一种有效增加PN结结面积的芯片结构，其特征在于：所述芯片本体的上下表面均为平面结构，PN结裸露于其中一个表面上。
6.根据权利要求1所述的一种有效增加PN结结面积的芯片结构，其特征在于：所述芯片本体的上下表面均为平面结构，第一PN结裸露于上表面，第二PN结裸露于下表面。
Priority Applications (1)
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| CN201620563922.8U CN205692821U (zh) | 2016-06-12 | 2016-06-12 | 一种有效增加pn结结面积的芯片结构 |
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| CN201620563922.8U CN205692821U (zh) | 2016-06-12 | 2016-06-12 | 一种有效增加pn结结面积的芯片结构 |
Publications (1)
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|---|---|
| CN205692821U true CN205692821U (zh) | 2016-11-16 |
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ID=57428064
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| CN201620563922.8U Active CN205692821U (zh) | 2016-06-12 | 2016-06-12 | 一种有效增加pn结结面积的芯片结构 |
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| CN (1) | CN205692821U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105870078A (zh) * | 2016-06-12 | 2016-08-17 | 浙江明德微电子股份有限公司 | 一种有效增加pn结结面积的芯片结构及其制造方法 |
| CN108963016A (zh) * | 2017-05-23 | 2018-12-07 | 中国科学院宁波材料技术与工程研究所 | 一种曲面pn结及其制造方法 |
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2016
- 2016-06-12 CN CN201620563922.8U patent/CN205692821U/zh active Active
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