CN205507744U - 一种基于fpga的中断聚合装置 - Google Patents
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Abstract
本实用新型提供了一种基于FPGA的中断聚合装置，包括FPGA单元，所述FPGA单元分别与一CPU以及复数个管理FXS接口的SLIC芯片连接；所述FPGA单元包括一中断检测单元和一模拟寄存器；所述中断检测单元用于根据配置中的中断检测参数每间隔时间检测来自SLIC芯片的中断是否有效，若是，则将所述中断对应的标志位的值置为1并写入模拟寄存器中，否则，清零所述模拟寄存器中该中断对应的标志位；所述模拟寄存器用于存储所述SLIC芯片的中断标志位；所述FPGA单元还用于接收来自SLIC芯片的中断以及用于在模拟寄存器中存在非零的标志位时向CPU输出中断信号。本实用新型实现中断集中检测，减少CPU逐个轮询造成的资源与时间的浪费，大大提高CPU响应速率。
Description
技术领域
本实用新型涉及信号处理技术领域，尤其涉及一种基于FPGA的中断聚合装置。
背景技术
每个SLIC芯片管理两个FXS接口工作，FXS接口中断查询是日常运用中常见的功能，如摘挂机检测等。对于大容量设备，带有很多FXS接口，需要中断引脚较多，会出现CPU引脚不足的问题。
现有的技术一般采用接口中断信号“线与”之后送给CPU，CPU接收到中断后需要逐个中断源SLIC芯片，如果FXS接口数量多，会占用过多的CPU资源，且逐个轮询耗时太多，影响时效性，大大降低了CPU响应速率。
发明内容
本实用新型要解决的技术问题，在于提供一种基于FPGA的中断聚合装置，实现中断集中检测，减少CPU逐个轮询造成的资源与时间的浪费，大大提高CPU响应速率。
本实用新型是这样实现的：一种基于FPGA的中断聚合装置，包括FPGA单元，所述FPGA单元分别与一CPU以及复数个管理FXS接口的SLIC芯片连接；
所述FPGA单元包括一中断检测单元和一模拟寄存器；
所述中断检测单元用于根据配置中的中断检测参数每间隔时间检测来自SLIC芯片的中断是否有效，若是，则将所述中断对应的标志位的值置为1并写入模拟寄存器中，否则，清零所述模拟寄存器中该中断对应的标志位；
所述模拟寄存器用于存储所述SLIC芯片的中断标志位；
所述FPGA单元还用于接收来自SLIC芯片的中断以及用于在模拟寄存器中存在非零的标志位时向CPU输出中断信号。
进一步的，所述中断检测单元还用于中断防抖过滤。
进一步的，所述中断检测参数为FPGA单元配置中预先设置好的参数，并可以通过CPU传来的参数进行修改。
进一步的，所述中断检测参数包括检测中断时长和中断电位有效值。
进一步的，所述FPGA单元通过总线与CPU连接，所述总线由片选CS#、写使能WE#、读使能RE#、地址ADD、数据DATA以及中断INT#组成。
本实用新型的优点在于：
1、通过一管理中断检测单元和模拟寄存器的FPGA单元连接CPU与SLIC芯片，对中断进行检测与记录，不需要占用CPU太多的引脚，有效降低CPU资源耗损；
2、FPGA属于硬件语言，速率快；同时通过集中检测和集中配置，集中传递信息，实现中断聚合作用，CPU不需要对中断进行逐个轮询，就可直接获取中断信息，降低了FXS数量多时CPU逐个轮询所耗费的时间，大大提高响应速率；
3、在FPGA单元内部设置模拟寄存器，可以简单有效地与CPU通信，达到中断聚合的效果；
4、FPGA单元对中断信号进行滤除筛选，可以有效避免中断误判。
附图说明
下面参照附图结合实施例对本实用新型作进一步的说明。
图1为本实用新型一种基于FPGA的中断聚合装置原理示意图。
图2为本实用新型一种基于FPGA的中断聚合装置的实现方法执行流程图。
图3为本实用新型中断检测单元实现流程图。
具体实施方式
如图1所示，本实用新型一种基于FPGA的中断聚合装置，包括FPGA单元1，所述FPGA单元1分别与一CPU2以及复数个管理FXS接口(未图示)的SLIC芯片3连接，所述FPGA单元1通过总线与CPU2连接，所述总线由片选CS#、写使能WE#、读使能RE#、地址ADD、数据DATA以及中断INT#组成；
所述FPGA单元1包括一中断检测单元11和一模拟寄存器12；
所述中断检测单元11用于根据配置中的中断检测参数每间隔时间检测来自SLIC芯片3的中断是否有效，若是，则将所述中断对应的标志位的值置为1并写入模拟寄存器中，否则，清零所述模拟寄存器中该中断对应的标志位；所述中断检测参数为FPGA单元1配置中预先设置好的参数，并通过CPU2传来的参数进行修改，当需要修改中断检测参数时，可通过CPU2将参数传给FPGA单元进行修改，否则直接使用预先设置好的参数，从而有效控制检测，所述中断检测参数包括检测中断时长(比如10ms)和中断电位有效值(比如设置低电平为有效中断电位)；所述中断检测单元11还用于中断防抖过滤，即在进行中断有效判断之前进行防抖检测，从而避免中断误判，提高中断判断的准确性；
所述模拟寄存器12用于存储所述SLIC芯片3的中断标志位；
所述FPGA单元1还用于接收来自SLIC芯片3的中断以及用于在模拟寄存器中存在非零的标志位时向CPU2输出中断信号。
所述装置的工作原理为：
管理FXS接口的SLIC芯片送出的中断INT信号集中传送给FPGA单元，FPGA单元的中断检测模块每间隔时间进行防抖和中断有效检测，滤除无效中断信号，同时把各路的中断有效标志位INT[0:X]记录在所述模拟寄存器中，即将有效中断对应的标志位的值设为1记录到模拟寄存器中，中断无效的则将对应标志位值清零，当出现有效中断时，即模拟寄存器中出现中断的标志位为1时，FPGA单元输出一个中断INT#给CPU，然后CPU通过总线查询FPGA单元的模拟寄存器所记录的数据，从而直接判断是哪一路FXS接口中断，就可对中断的FXS接口进行中断具体查询，而不需要花时间去轮询，从而大大降低CPU的效率，且CPU不直接与SLIC连接，而是直接连接一个FPGA单元，通过PFGA单元连接SLIC芯片并集中获取FXS接口中断，减少了CPU引脚数量的需求。
如图2和图3所示，该装置的中断聚合实现步骤：
步骤1、所述FPGA单元分别与一CPU以及复数个管理FXS接口的SLIC芯片连接，所述FPGA单元通过总线与CPU连接，所述总线由片选CS#、写使能WE#、读使能RE#、地址ADD、数据DATA以及中断INT#组成；
步骤2、所述中断检测单元根据配置中的中断检测参数每间隔时间检测来自SLIC的中断是否有效，若是，则将所述中断对应的标志位的值置为1并写入模拟寄存器中，否则，清零所述模拟寄存器中该中断对应的标志位；所述中断检测参数为FPGA单元配置中预先设置好的参数，并通过CPU传来的参数进行修改，当需要修改中断检测参数时，可通过CPU2将参数传给FPGA单元进行修改，否则直接使用预先设置好的参数，从而有效控制检测，所述中断检测参数包括检测中断时长(比如10ms)和中断电位有效值(比如设置低电平为有效中断电位)；在判断中断是否有效之前中断检测单元还进行中断防抖过滤，从而避免中断误判，提高中断判断的准确性；
步骤3、所述FPGA单元判断模拟寄存器中是否存在非零的标志位，若是，则向所述CPU输出中断信号，进入步骤4；否则，跳转至步骤2；
步骤4、所述CPU接收到中断信号后从FPGA单元中的模拟寄存器中获取所有非零的标志位，并根据所述标志位做相应处理
虽然以上描述了本实用新型的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本实用新型的范围的限定，熟悉本领域的技术人员在依照本实用新型的精神所作的等效的修饰以及变化，都应当涵盖在本实用新型的权利要求所保护的范围内。
Claims (5)
1.一种基于FPGA的中断聚合装置，其特征在于：包括FPGA单元，所述FPGA单元分别与一CPU以及复数个管理FXS接口的SLIC芯片连接；
所述FPGA单元包括一中断检测单元和一模拟寄存器；
所述中断检测单元用于根据配置中的中断检测参数每间隔时间检测来自SLIC芯片的中断是否有效，若是，则将所述中断对应的标志位的值置为1并写入模拟寄存器中，否则，清零所述模拟寄存器中该中断对应的标志位；
所述模拟寄存器用于存储所述SLIC芯片的中断标志位；
所述FPGA单元还用于接收来自SLIC芯片的中断以及用于在模拟寄存器中存在非零的标志位时向CPU输出中断信号。
2.根据权利要求1所述的一种基于FPGA的中断聚合装置，其特征在于：所述中断检测单元还用于中断防抖过滤。
3.根据权利要求1所述的一种基于FPGA的中断聚合装置，其特征在于：所述中断检测参数为FPGA单元配置中预先设置好的参数，并通过CPU传来的参数进行修改。
4.根据权利要求2所述的一种基于FPGA的中断聚合装置，其特征在于：所述中断检测参数包括检测中断时长和中断电位有效值。
5.根据权利要求1所述的一种基于FPGA的中断聚合装置，其特征在于：所述FPGA单元通过总线与CPU连接，所述总线由片选CS#、写使能WE#、读使能RE#、地址ADD、数据DATA以及中断INT#组成。
Priority Applications (1)
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| CN201620278156.0U CN205507744U (zh) | 2016-04-06 | 2016-04-06 | 一种基于fpga的中断聚合装置 |
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Cited By (2)
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| CN110261761A (zh) * | 2019-06-06 | 2019-09-20 | 福建星网智慧科技股份有限公司 | 一种基于fpga电气信号检测的主板自检装置及方法 |
| CN110765045A (zh) * | 2019-09-19 | 2020-02-07 | 苏州浪潮智能科技有限公司 | 一种基于fpga的中断延时计数系统及方法 |
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2016
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