CN110765045A - 一种基于fpga的中断延时计数系统及方法 - Google Patents
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Abstract
本发明提出的一种基于FPGA的中断延时计数系统及方法，从外设中断触发，一直到主机处理完中断服务程序，中断延时计数器能准确计算出主机处理中断的时长。计算的结果也不需要通过主机告知对应中断模块，中断模块直接就可以从该延时计数器获得对应的时长。
Description
技术领域
本发明涉及计算机技术领域，更具体的说是涉及一种基于FPGA的中断延时计数系统及方法。
背景技术
随着异构加速日益广泛的应用，基于FPGA的加速卡也发展迅速。加速卡FPGA通过PCIE接口与服务器主机连接，服务器主机通过PCIE接口将需要加速的数据发送给加速卡FPGA，加速卡FPGA处理完成后通过PCIE接口返回相关的数据。
在整个系统中，有很多外设需要向主机发送中断，主机执行中断服务程序处理中断。而有一些设备的中断是延时敏感的，在有些特定应用中，需要知道主机处理中断的时间长度，这就需要计算出主机处理中断的时长。
对于这种问题，目前主要的处理方式是在主机应用程序端，用软件计算得出处理中断的时间。而在硬件逻辑方面，没有通用的处理方法。
但是，用软件计算得出的结果没有硬件逻辑计算得到的准确，而且发送中断的模块不能直接知道主机处理中断的时长，需要host将计算的结果通过写寄存器的方式告知该模块，而配置寄存器也是需要时间的，这就又导致新的延时。
发明内容
针对以上问题，本发明的目的在于提供一种基于FPGA的中断延时计数系统及方法，实现了中断处理时间的准确计算。
本发明为实现上述目的，通过以下技术方案实现：一种基于FPGA的中断延时计数系统，包括主机和多个外设，所述外设分别向主机发送中断请求信号，还包括中断延时计数器，所述中断延时计数器分别与主机和外设连接；
所述中断延时计数器包括：配置模块、控制模块和计数模块，所述配置模块和控制模块分别与计数模块连接，配置模块、控制模块和计数模块分别与主机连接，计数模块与外设连接；
所述配置模块用于接收主机的配置信息，所述配置信息包括时钟频率和外设的中断类型；
所述控制模块用于控制计数模块的计数动作；
所述计数模块根据配置模块的配置信息和控制模块的控制信息，对每个外设的中断请求进行计数，并根据计数值计算得出主机处理中断服务程序的时间。
进一步，所述外设的中断类型包括：电平中断和沿中断。
进一步，所述计数模块包括多个计数单元，每个计数单元分别与一个外设连接，用于接收外设的中断请求信号。
进一步，所述控制模块控制计数模块的计数动作包括：控制模块控制计数模块中的计数单元对应中断的计数启动和停止。
进一步，所述计数模块收到中断请求信号时开始计数，主机处理完中断服务程序后，计数模块收到配置模块发送的配置信息，停止计数；用计数值乘以时钟频率得出主机处理中断服务程序的时间。
相应的，本发明还公开了一种基于FPGA的中断延时计数方法，包括：
主机将配置信息写入配置模块，所述配置信息包括时钟频率和每个外设的中断类型；
主机将控制信息写入控制模块，所述控制信息包括中断启停信息和屏蔽信息；
配置模块将配置信息发送至计数模块，控制模块将控制信息发送至计数模块；计数模块中的计数单元检测到中断请求信号有效后开始计数；
中断请求停止后，计数单元停止计数；
计数单元根据计数值计算得出主机处理中断服务程序的时间，并将时间数据写入在计数模块的存储单元。
进一步，所述外设的中断类型包括：电平中断和沿中断。
进一步，所述中断请求停止后，计数单元停止计数包括：如果中断类型为电平中断，当终端请求信号失效后，立即停止终端。
进一步，所述中断请求停止后，计数单元停止计数包括：如果中断类型为沿中断，主机处理完中断服务程序后，将完成信息写入控制模块，控制模块控制计数模块停止计数。
进一步，所述计数单元根据计数值计算得出主机处理中断服务程序的时间包括：计数单元用计数值乘以时钟频率得出主机处理中断服务程序的时间。
对比现有技术，本发明有益效果在于：本发明提供了一种基于FPGA的中断延时计数系统及方法，从外设中断触发，一直到主机处理完中断服务程序，中断延时计数器能准确计算出主机处理中断的时长。计算的结果也不需要通过主机告知对应中断模块，中断模块直接就可以从该延时计数器获得对应的时长。
中断延时计数器可以封装成IP独立使用，这样可移植性和复用性都大大增强。中断延时计数器可以用于各种加速卡的应用开发，可以扩展配置信息满足主机对中断的各种计数需求，也可以扩展终端请求数量，从32个扩展到更多，适用性较强。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著的进步，其实施的有益效果也是显而易见的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
附图1是本发明的系统结构图。
附图2是本发明的方法流程图。
具体实施方式
下面结合附图对本发明的具体实施方式做出说明。
如图1所示，本发明提供了一种基于FPGA的中断延时计数系统，包括主机和32个外设，所述外设分别向主机发送中断请求信号，还包括中断延时计数器，所述中断延时计数器分别与主机和外设连接。所述中断延时计数器包括：配置模块、控制模块和计数模块，所述配置模块和控制模块分别与计数模块连接，配置模块、控制模块和计数模块分别与主机连接，计数模块与外设连接。所述计数模块包括32个计数单元，每个计数单元分别与一个外设连接，用于接收外设的中断请求信号。
所述配置模块用于接收主机的配置信息，所述配置信息包括时钟频率和外设的中断类型。外设的中断类型包括：电平中断和沿中断。
所述控制模块用于控制计数模块的计数动作；控制模块是控制计数模块中的对应各中断的计数是否有效，计数何时停止。
所述计数模块收到中断请求信号时开始计数，主机处理完中断服务程序后，计数模块收到配置模块发送的配置信息，停止计数；用计数值乘以时钟频率得出主机处理中断服务程序的时间。
在所述基于FPGA的中断延时计数系统中，32个外设都有向主机的中断接口，主机接收来自这些设备的中断，然后处理对应的中断服务程序。而中断延时计算器的作用就是计算主机处理中断服务程序的时长。
相应的，如图2所示，本发明还公开了一种基于FPGA的中断延时计数方法，包括：
主机将配置信息写入配置模块，所述配置信息包括时钟频率和每个外设的中断类型。外设的中断类型包括：电平中断和沿中断。
主机将控制信息写入控制模块，所述控制信息包括中断启停信息和屏蔽信息。
配置模块将配置信息发送至计数模块，控制模块将控制信息发送至计数模块。
计数模块中的计数单元检测到中断请求信号有效后开始计数。
中断请求停止后，计数单元停止计数。如果中断类型为电平中断，当终端请求信号失效后，立即停止终端。如果中断类型为沿中断，主机处理完中断服务程序后，将完成信息写入控制模块，控制模块控制计数模块停止计数。
计数单元根据计数值计算得出主机处理中断服务程序的时间，并将时间数据写入在计数模块的存储单元。计数单元用计数值乘以时钟频率得出主机处理中断服务程序的时间。
本发明介绍了一种基于FPGA的中断延时计数方法，本发明描述了实现的功能框架以及相关的执行方法。本发明的中断延时计数器能独立运用于各种加速卡的应用开发，可以扩展配置信息满足主机对中断的各种计数需求，也可以扩展中断请求数量，从32个扩展到更多，适用性较强。
在本发明所提供的实施例中，应该理解到，所揭露的系统、系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，系统或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。
同理，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
结合附图和具体实施例，对本发明作进一步说明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所限定的范围。
Claims (10)
1.一种基于FPGA的中断延时计数系统，包括主机和多个外设，所述外设分别向主机发送中断请求信号，其特征在于，还包括中断延时计数器，所述中断延时计数器分别与主机和外设连接；
所述中断延时计数器包括：配置模块、控制模块和计数模块，所述配置模块和控制模块分别与计数模块连接，配置模块、控制模块和计数模块分别与主机连接，计数模块与外设连接；
所述配置模块用于接收主机的配置信息，所述配置信息包括时钟频率和外设的中断类型；
所述控制模块用于控制计数模块的计数动作；
所述计数模块根据配置模块的配置信息和控制模块的控制信息，对每个外设的中断请求进行计数，并根据计数值计算得出主机处理中断服务程序的时间。
2.根据权利要求1所述的基于FPGA的中断延时计数系统，其特征在于，所述外设的中断类型包括：电平中断和沿中断。
3.根据权利要求1所述的基于FPGA的中断延时计数系统，其特征在于，所述计数模块包括多个计数单元，每个计数单元分别与一个外设连接，用于接收外设的中断请求信号。
4.根据权利要求3所述的基于FPGA的中断延时计数系统，其特征在于，所述控制模块控制计数模块的计数动作包括：控制模块控制计数模块中的计数单元对应中断的计数启动和停止。
5.根据权利要求1所述的基于FPGA的中断延时计数系统，其特征在于，所述计数模块收到中断请求信号时开始计数，主机处理完中断服务程序后，计数模块收到配置模块发送的配置信息，停止计数；用计数值乘以时钟频率得出主机处理中断服务程序的时间。
6.一种基于FPGA的中断延时计数方法，其特征在于，包括：
主机将配置信息写入配置模块，所述配置信息包括时钟频率和每个外设的中断类型；
主机将控制信息写入控制模块，所述控制信息包括中断启停信息和屏蔽信息；
配置模块将配置信息发送至计数模块，控制模块将控制信息发送至计数模块；
计数模块中的计数单元检测到中断请求信号有效后开始计数；
中断请求停止后，计数单元停止计数；
计数单元根据计数值计算得出主机处理中断服务程序的时间，并将时间数据写入在计数模块的存储单元。
7.根据权利要求6所述的基于FPGA的中断延时计数方法，其特征在于，所述外设的中断类型包括：电平中断和沿中断。
8.根据权利要求7所述的基于FPGA的中断延时计数方法，其特征在于，所述中断请求停止后，计数单元停止计数包括：如果中断类型为电平中断，当终端请求信号失效后，立即停止终端。
9.根据权利要求7所述的基于FPGA的中断延时计数方法，其特征在于，所述中断请求停止后，计数单元停止计数包括：如果中断类型为沿中断，主机处理完中断服务程序后，将完成信息写入控制模块，控制模块控制计数模块停止计数。
10.根据权利要求6所述的基于FPGA的中断延时计数方法，其特征在于，所述计数单元根据计数值计算得出主机处理中断服务程序的时间包括：计数单元用计数值乘以时钟频率得出主机处理中断服务程序的时间。
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