CN116225151A - 一种基于时钟总线的数据处理系统和方法 - Google Patents

Abstract

本公开提供了一种基于时钟总线的数据处理系统和方法，所述系统包括：CPU，用于通过快时钟总线向第一指令处理模块发送第一目标指令；第一指令处理模块，用于在接收到第一目标指令后释放快时钟总线，将第一目标指令发送给慢时钟域IP，并在接收到慢时钟域IP执行完第一目标指令后发送的执行完成信号之后，将执行完成信号发送至CPU。采用该系统，第一指令处理模块可以及时释放快时钟总线使快时钟总线进行其他指令处理，不用一直等待慢时钟域的数据反馈，因此，当慢时钟域的频率相对于快时钟总线的处理频率差距过大时，快时钟总线的处理速度可以不受慢时钟域的处理速度影响，提升了CPU的处理效率。

Description

一种基于时钟总线的数据处理系统和方法

技术领域

本公开涉及信息交互技术领域，尤其涉及一种基于时钟总线的数据处理系统和方法。

背景技术

对于频率远低于CPU处理频率的IP，由于IP的处理速度远远落后于CPU的读写速度，因此，对这类频率远低于CPU处理频率的IP进行频繁读写时，会出现CPU常处于等待读写IP数据的情况，导致IP占用大量的CPU快速总线时间，影响了CPU的处理效率。

发明内容

本公开提供了一种基于时钟总线的数据处理系统和方法，以至少解决现有技术中存在的以上技术问题。

根据本公开的第一方面，提供了一种基于时钟总线的数据处理系统，所述系统包括：

CPU，用于通过快时钟总线向第一指令处理模块发送第一目标指令，其中，所述第一目标指令为向所述慢时钟域写入数据的指令，所述快时钟总线为工作在高频时钟的时钟总线；

所述第一指令处理模块，用于在接收到所述第一目标指令后释放所述快时钟总线，将所述第一目标指令发送给所述慢时钟域IP，并在接收到所述慢时钟域IP执行完所述第一目标指令后发送的执行完成信号之后，将所述执行完成信号发送至所述CPU。

在一可实施方式中，所述CPU，具体用于监测所述第一指令处理模块的当前处理状态，若所述第一指令处理模块的当前处理状态为空闲状态时通过快时钟总线向所述第一指令处理模块发送第一目标指令；

所述第一指令处理模块，具体用于在将所述第一目标指令发送给所述慢时钟域IP后将当前处理状态设定为忙状态，并在将所述执行完成信号发送至所述CPU后将当前处理状态设定为空闲状态。

在一可实施方式中，所述CPU，还用于在向所述第一指令处理模块发送所述第一目标指令时启动定时器，如果在所述定时器达到预设定时时长前接收到所述第一指令处理模块发送的所述执行完成信号，清空所述定时器的定时，如果在所述定时器达到预设定时时长前未接收到所述第一指令处理模块发送的所述执行完成信号，确定所述第一目标指令执行异常。

在一可实施方式中，所述CPU，还用于在接收到所述执行完成信号后，根据所述执行完成信号确定所述慢时钟域IP对应地址写入正确。

在一可实施方式中，所述系统还包括第二指令处理模块；

所述CPU，还用于通过快时钟总线向所述第二指令处理模块发送第二目标指令，其中，所述第二目标指令为向所述慢时钟域读取数据的指令；

所述第二指令处理模块，用于在接收到所述第二目标指令后，确定所述慢时钟域IP对应的慢时钟变化信号是否标识慢时钟数据变化区域，如果否，读取所述慢时钟域IP的目标数据，并将所述目标数据发送至所述CPU。

在一可实施方式中，所述第二指令处理模块，具体用于在接收到所述第二目标指令时接入所述快时钟总线；

所述CPU，还用于通过所述快时钟总线读取所述慢时钟域IP的所述目标数据。

在一可实施方式中，所述第二指令处理模块，还用于在所述CPU通过所述快时钟总线读取所述慢时钟域IP的数据时，监测慢时钟变化信号的信号状态，如果所述信号状态为变化状态，向所述CPU反馈重新读取数据的信号，如果所述信号状态为稳定状态，向所述CPU反馈读取数据正常的信号；

所述CPU，还用于在接收到所述重新读取数据的信号后，通过所述快时钟总线读取重新所述慢时钟域IP的数据，在接收到所述读取数据正常的信号后，将当前所读取的数据确定为目标数据。

在一可实施方式中，所述第二指令处理模块，还用于在将所述目标数据发送至所述CPU之前，确定在读取目标数据的期间所述慢时钟变化信号的信号状态是否为变化状态，如果是，丢弃当前采集的所述目标数据，重新读取所述慢时钟域IP的数据。

根据本公开的第二方面，提供了一种基于时钟总线的数据处理方法，应用于基于时钟总线的数据处理系统的CPU，所述方法包括：

通过快时钟总线向第一指令处理模块发送第一目标指令，其中，所述第一目标指令为向所述慢时钟域写入数据的指令，所述快时钟总线为工作在高频时钟的时钟总线；

接收所述第一指令处理模块发送的执行完成信号，其中，所述执行完成信号为所述第一指令处理模块在将所述第一目标指令发送给慢时钟域IP后，所述慢时钟域IP执行完所述第一目标指令后生成的信号。

根据本公开的第三方面，提供了一种基于时钟总线的数据处理方法，应用于基于时钟总线的数据处理系统的第一指令处理模块，所述方法包括：

接收CPU通过快时钟总线发送的第一目标指令，并释放所述快时钟总线，其中，所述第一目标指令为向所述慢时钟域写入数据的指令，所述快时钟总线为工作在高频时钟的时钟总线；

将所述第一目标指令发送给所述慢时钟域IP，并在接收到所述慢时钟域IP执行完所述第一目标指令后发送的执行完成信号之后，将所述执行完成信号发送至所述CPU。

根据本公开的第四方面，提供了一种电子设备，包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行本公开所述的方法。

根据本公开的第五方面，提供了一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使计算机执行本公开所述的方法。

本公开的一种基于时钟总线的数据处理系统，CPU，用于通过快时钟总线向第一指令处理模块发送第一目标指令，第一目标指令为向慢时钟域写入数据的指令，快时钟总线为工作在高频时钟的时钟总线；第一指令处理模块，用于在接收到第一目标指令后释放快时钟总线，将第一目标指令发送给慢时钟域IP，并在接收到慢时钟域IP执行完第一目标指令后发送的执行完成信号之后，将执行完成信号发送至所述CPU。即在CPU将目标指令通过快时钟总线发送给第一指令处理模块后，第一指令处理模块可以释放快时钟总线，使快时钟总线进行其他指令处理，不用一直等待慢时钟域的数据反馈，因此，当慢时钟域的频率相对于快时钟总线的处理频率差距过大时，快时钟总线的处理速度可以不受慢时钟域的处理速度影响，提升了CPU的处理效率。

应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。

附图说明

通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：

在附图中，相同或对应的标号表示相同或对应的部分。

图1示出了本公开实施例提供的基于时钟总线的数据处理系统的一种结构示意图；

图2示出了本公开实施例提供的基于时钟总线的数据处理系统的一种写操作结构示意图；

图3示出了本公开实施例提供的基于时钟总线的数据处理系统的一种写操作时钟域示意图；

图4示出了本公开实施例提供的基于时钟总线的数据处理系统的另一种结构示意图；

图5示出了本公开实施例提供的基于时钟总线的数据处理系统的一种读操作结构示意图；

图6示出了本公开实施例提供的基于时钟总线的数据处理系统的一种读操作时钟域示意图；

图7示出了本公开实施例提供的基于时钟总线的数据处理方法的一种流程示意图；

图8示出了本公开实施例提供的基于时钟总线的数据处理方法的另一种流程示意图；

图9示出了本公开实施例一种电子设备的组成结构示意图。

具体实施方式

为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

由于目前对低频IP进行频繁读写时会占用大量的CPU快速总线时间，影响CPU的处理效率。因此，为了提升CPU的处理效率，本公开提供了一种基于时钟总线的数据处理系统和方法。本公开提供的方法可以应用于芯片。

下面将结合本公开实施例中的附图，对本公开实施例的技术方案进行描述。

图1示出了本公开实施例提供的基于时钟总线的数据处理系统的一种结构示意图，如图1所示，所述系统包括：

CPU101，用于通过快时钟总线向第一指令处理模块102发送第一目标指令，其中，所述第一目标指令为向所述慢时钟域写入数据的指令，所述快时钟总线为工作在高频时钟的时钟总线；

所述第一指令处理模块102，用于在接收到所述第一目标指令后释放所述快时钟总线，将所述第一目标指令发送给所述慢时钟域IP，并在接收到所述慢时钟域IP执行完所述第一目标指令后发送的执行完成信号之后，将所述执行完成信号发送至所述CPU。

本公开中，CPU是指工作在高频主时钟的主控；快时钟总线是指工作在高频时钟的快时钟总线；第一指令处理模块工作在快时钟总线频率和慢时钟频率，并给CPU提供快时钟总线与慢时钟域IP的握手交互以及慢时钟域写操作完成中断；慢时钟域IP是指工作在慢时钟域的IP，慢时钟域IP需要CPU通过快时钟总线进行读、写交互。其中，快时钟总线具体可以采用APB(Advanced Peripheral Bus，外围总线)。

CPU主频（即CPU内核工作的时钟频率）高于快时钟总线的频率，而快时钟总线的频率高于慢时钟域IP的频率，通常，快时钟总线的频率高出慢时钟域IP的频率一个数量级。因此，由于慢时钟域IP的频率的低于快时钟总线的频率，CPU通过快时钟总线向慢时钟域IP写入数据的效率受频率差异影响较大。而采用本公开实施例提供的基于时钟总线的数据处理系统，CPU，用于通过快时钟总线向第一指令处理模块发送第一目标指令，第一目标指令为向慢时钟域写入数据的指令，快时钟总线为工作在高频时钟的时钟总线；第一指令处理模块，用于在接收到第一目标指令后释放快时钟总线，将第一目标指令发送给慢时钟域IP，并在接收到慢时钟域IP执行完第一目标指令后发送的执行完成信号之后，将执行完成信号发送至所述CPU。即在CPU将目标指令通过快时钟总线发送给第一指令处理模块后，第一指令处理模块可以释放快时钟总线，使快时钟总线进行其他指令处理，不用一直等待慢时钟域的数据反馈，因此，当慢时钟域的频率相对于快时钟总线的处理频率差距过大时，快时钟总线的处理速度可以不受慢时钟域的处理速度影响，提升了CPU的处理效率。

在一可实施方式中，所述CPU，具体用于监测所述第一指令处理模块的当前处理状态，若所述第一指令处理模块的当前处理状态为空闲状态时通过快时钟总线向所述第一指令处理模块发送第一目标指令；所述第一指令处理模块，具体用于在将所述第一目标指令发送给所述慢时钟域IP后将当前处理状态设定为忙状态，并在将所述执行完成信号发送至所述CPU后将当前处理状态设定为空闲状态。

本公开中，图2示出了本公开实施例提供的基于时钟总线的数据处理系统的一种写操作结构示意图，如图2所示，第一指令处理模块可以根据是否在写入数据设置当前处理状态，若当前正在写入数据可以将当前处理状态设置为忙状态，若当期没有在写入数据可以将当前处理状态设置为空闲状态。第一指令处理模块可以将当前处理状态写入快时钟总线上的寄存器，则CPU可以通过快时钟总线查询第一指令处理模块的当前处理状态。若CPU通过快时钟总线查询到第一指令处理模块的当前处理状态为忙状态，表示第一指令处理模块当前还在写入其他数据，如果CPU当前通过快时钟总线向第一指令处理模块再发送第一目标指令第一指令处理模块无法及时处理，影响指令处理效率。因此，CPU需要继续监测第一指令处理模块的处理状态，若监测到第一指令处理模块的处理状态变为空闲状态，表示第一指令处理模块当前的写入操作已完成，则CPU可以通过快时钟总线继续向第一指令处理模块发送第一目标指令。

第一指令处理模块在接收到CPU发的第一目标指令后可以将第一目标指令发送给慢时钟域IP，并在将第一目标指令发送给慢时钟域IP后可以将当前处理状态设定为忙状态。第一目标指令包括用于向慢时钟域IP写入数据的写信号及写内容，慢时钟域IP在接收到第一目标指令后，可以根据第一目标指令包括的写信号和写内容，进行写入数据操作，并在数据被写入完成后生成写完成信号作为执行完成信号，并将执行完成信号发送给第一指令处理模块。第一指令处理模块在接收到慢时钟域IP发送的执行完成信号后，可以将执行完成信号发送至CPU的中断，并在将执行完成信号发送至CPU后将当前处理状态设定为空闲状态，以使CPU继续写入新的第一目标指令。

本公开中，第一指令处理模块与慢时钟域的慢时钟域IP的交互信号可以自定义，例如，若慢时钟域IP也采用APB总线进行信号传输，则第一指令处理模块可以直接将写内容同步到慢时钟域IP，然后再转换成慢时钟域IP的APB握手协议，当慢时钟域IP的APB握手协议结束后，产生一个写结束信号作为执行完成信号同步到第一指令处理模块，通知第一指令处理模块写操作完成。

举例说明，图3示出了本公开实施例提供的基于时钟总线的数据处理系统的一种写操作时钟域示意图，如图3所示，快时钟信号310是指快时钟域IP的时钟信号，快psel信号311、快penable信号312、快addr&快data信号313、快pready信号314分别为快时钟域的的APB快时钟总线信号；写状态忙信号315表示第一指令处理模块将接收到的目标指令发送给慢时钟域IP并释放快时钟总线后将当前处理状态设定为忙状态，并在慢时钟域IP反馈交互写完成信号324后将当前处理状态设定为空闲状态；写完成中断信号316表示第一指令处理模块在接收到慢时钟IP的发送的交互写完成信号324后通过中断的形式发送交互写完成信号324给CPU；交互写启动信号317表示从快时钟域到慢时钟域的信息传递启动信号；交互写addr&data信号318携带了本次写操作信息，可以通过交互写启动信号317将本次写操作信息传递到慢时钟域；慢时钟信号319是指慢钟域IP的时钟信号，慢psel信号320、慢penable信号321、慢addr&慢data信号322、慢pready信号323分别表示慢时钟域IP的APB总线信号；交互写完成信号324表示慢时钟域IP写入操作完成的信号。仍如图3所示，快时钟信号310 、快psel信号311、快penable信号312、快addr&快data信号313、快pready信号314、写状态忙信号315、写完成中断信号316、交互写启动信号317以及交互写addr&data信号318均为快时钟域的信号，慢时钟信号319、慢psel信号320、慢penable信号321、慢addr&慢data信号322、慢pready信号323以及交互写完成信号324均为慢时钟域信号。

仍如图3所示，“A&D”是指第一目标指令中包括的写入地址和写入数据，快时钟总线将第一目标指令发送至第一指令处理模块，即完成与第一指令处理模块的交互写301后，第一指令处理模块可以释放快时钟总线，第一指令处理模块在接收到第一目标指令后，可以将第一目标指令同步传递到慢时钟域IP，慢时钟域IP接收到第一目标指令可以执行真实写入操作302。慢时钟域IP经过一定时间的写入操作后，将第一目标指令包括的写入地址和写入数据均写入完成，生成执行完成信号303，然后可以将执行结束信号同步传递到第一指令处理模块，由第一指令处理模块发送到快时钟总线，当快时钟总线将执行完成信号发送到CPU后，CPU确定一次写入结束304，可以在第一指令处理模块处于空闲状态时，继续写入新的第一目标指令。图3中交互写启动信号和交互写完成信号为双沿有效信号，上升沿和下降沿都可以表示发生了一次写或者写完成操作。“快时钟总线已经释放”即第一指令处理模块释放了快时钟总线，“慢时钟域真实写”即慢时钟域IP在接收到第一目标指令执行写入数据操作，“一次写入结束”即快时钟总线将执行完成信号发送到CPU后CPU确定写入数据操作结束。

在一可实施方式中，所述CPU，还用于在向所述第一指令处理模块发送所述第一目标指令时启动定时器，如果在所述定时器达到预设定时时长前接收到所述第一指令处理模块发送的所述执行完成信号，清空所述定时器的定时，如果在所述定时器达到预设定时时长前未接收到所述第一指令处理模块发送的所述执行完成信号，确定所述第一目标指令执行异常。

其中，预设定时时长一般可以设定为大于2倍的慢时钟IP实际写时间。

本公开中，CPU在向第一指令处理模块发送第一目标指令时可以启动定时器，并将定时器的时长设定为预设定时时长，如果CPU在定时器达到预设定时时长前接收到第一指令处理模块发送的所述执行完成信号，表示CPU发送的第一目标指令在正常时间内被处理完成了，则CPU可以清空定时器的定时，在下一次发送第一目标指令时重新启动定时器。如果CPU在定时器达到预设定时时长前未接收到第一指令处理模块发送的执行完成信号，表示第一目标指令的执行超出了指令执行所需的最长时长，因此可以确定第一目标指令执行异常。CPU可以忽略此次异常清空定时器的定时并复位第一指令系统，在下一次发送第一目标指令时重新启动定时器，也可以在工作人员排查完异常原因后继续发送第一目标指令。其中，第一指令系统是指CPU生成第一目标指令的系统。

在一可实施方式中，所述CPU，还用于在接收到所述执行完成信号后，根据所述执行完成信号确定所述慢时钟域IP对应地址写入正确。

本公开中，当CPU接收到第一目标指令对应的执行完成信号后，表示慢时钟域IP已将第一目标指令对应的写入内容写入到慢时钟域。则CPU可以检测慢时钟域IP对应地址是否写入正确，如果慢时钟域IP对应地址写入不正确，则CPU需要重新发送第一目标指令，使慢时钟域IP写入数据。

在一可实施方式中，图4示出了本公开实施例提供的基于时钟总线的数据处理系统的另一种结构示意图，如图4所示，所述系统还包括第二指令处理模块401；所述CPU，还用于通过快时钟总线向所述第二指令处理模块发送第二目标指令，其中，所述第二目标指令为向所述慢时钟域读取数据的指令；所述第二指令处理模块，用于在接收到所述第二目标指令后，确定所述慢时钟域IP对应的慢时钟变化信号是否标识慢时钟数据变化区域，如果否，读取所述慢时钟域IP的目标数据，并将所述目标数据发送至所述CPU。

本公开中，所述第二指令处理模块，还用于在将所述目标数据发送至所述CPU之前，确定在读取目标数据的期间所述慢时钟变化信号的信号状态是否为变化状态，如果是，丢弃当前采集的所述目标数据，重新读取所述慢时钟域IP的数据。

采用本公开实施例提供的系统，在CPU将目标指令通过快时钟总线发送给第二指令处理模块后，可以通过确定慢时钟域IP对应的慢时钟变化信号标识慢时钟数据变化区域，确定是否读取数据，保证了读取的慢时钟域IP数据在数据未变化区域。

本公开中，所述第二指令处理模块，具体用于在接收到所述第二目标指令时接入所述快时钟总线；所述CPU，还用于通过所述快时钟总线读取所述慢时钟域IP的所述目标数据。

本公开中，所述第二指令处理模块，还用于在所述CPU通过所述快时钟总线读取所述慢时钟域IP的数据时，监测慢时钟变化信号的信号状态，如果所述信号状态为变化状态，向所述CPU反馈重新读取数据的信号，如果所述信号状态为稳定状态，向所述CPU反馈读取数据正常的信号；所述CPU，还用于在接收到所述重新读取数据的信号后，通过所述快时钟总线读取重新所述慢时钟域IP的数据，在接收到所述读取数据正常的信号后，将当前所读取的数据确定为目标数据。

具体的，第二指令处理模块在接收到第二目标指令后可以接入快时钟总线，使CPU直接通过快时钟总线读取慢时钟域IP的目标数据。第二指令处理模块在CPU通过快时钟总线读取所述慢时钟域IP的数据时，还可以监测慢时钟变化信号的信号状态。慢时钟变化信号是表示慢时钟域IP数据可能会发生变化的信号，由于慢时钟域IP的数据往往在慢时钟的上升沿附近可能会发生变化，所以，当读取的数据在慢时钟的上升沿附近时，将慢时钟变化信号的信号状态标记为变化状态，否则，将慢时钟变化信号的信号状态标记为稳定状态。因此，如果第二指令处理模块监测到信号状态为变化状态，表示CPU当前读取的数据可能存在变化，即CPU读取的数据可能有误，因此，第二指令处理模块可以向CPU反馈重新读取数据的信号。CPU在接收到重新读取数据的信号后，通过快时钟总线读取重新慢时钟域IP的数据。如果第二指令处理模块监测到信号状态为稳定状态，表示CPU当前读取的数据稳定未产生变化，即CPU读取的数据是可信的，因此，第二指令处理模块可以向CPU反馈读取数据正常的信号；CPU在接收到读取数据正常的信号后，可以将当前所读取的数据确定为目标数据。

本公开中，图5示出了本公开实施例提供的基于时钟总线的数据处理系统的一种读操作结构示意图，如图5所示，CPU可以通过快时钟总线向第二指令处理模块发送第二目标指令，第二指令处理模块在接收到第二目标指令后，可以确定慢时钟域IP对应的慢时钟变化信号是否标识慢时钟数据变化区域，如果否，快时钟总线可以快速读慢时钟域IP的目标数据，并将目标数据发送至CPU。其中，当确定出慢时钟域IP对应的慢时钟变化信号标识慢时钟数据未变化区域后，可以通过第二指令处理模块读取慢时钟域IP的目标数据，并将读取的目标数据通过快时钟总线发送给CPU；或者，当确定出慢时钟域IP对应的慢时钟变化信号标识慢时钟数据未变化区域后，CPU也可以通过快时钟总线直接读取慢时钟域IP的目标数据。

图6示出了本公开实施例提供的基于时钟总线的数据处理系统的一种读操作时钟域示意图。图6中，慢时钟信号601是指慢钟域IP的时钟信号，慢时钟域信号602是指读取慢时钟域IP的数据的信号，快时钟信号603是指快钟域IP的时钟信号，慢时钟变化信号604是用于指示慢时钟域IP的上升沿和/或下降沿变化的信号，慢时钟变化信号上升沿605是用于指示慢时钟域IP的上升沿变化的信号，计数器606是基于慢时钟变化信号上升沿605的变化情况进行计数的计数器A，读信号607在突变时表示CPU或第二指令处理模块读取慢时钟域IP的目标数据，计数器608是基于所读取的慢时钟域IP的数据是否发生变化进行计数的计数器B，reg0信号609是用于指示是否暂存所读取的慢时钟域IP的数据的信号，prdata信号610用于指示CPU或第二指令处理模块直接读取慢时钟域IP的目标数据或从reg0信号中获取目标数据的信号，“数据变化区域”是指慢时钟域的数据可能产生变化的区域。其中，快时钟信号603、慢时钟变化信号604、慢时钟变化信号上升沿605、计数器606、读信号607、计数器608、reg0信号609以及prdata信号610均为快时钟域的信号，慢时钟域的数据Data0、Data1和Data2均不是数据变化区域的数据，“n-0”所在的区间是指计数器A从n计数到0的区间，“m-0” 所在的区间是指计数器B从m计数到0的区间，“0” 所在的区间是指计数器A或计数器B计数为0的区间。

仍如图6所示，快时钟总线可以采用APB总线。基于根据数字电路原理可以确定，慢时钟域IP内部所有IP信号都是在慢时钟的上升沿或者下降沿附近发生数据变化的，而在慢时钟域IP数据发生变化时进行数据读取可能产生读取数据错误的问题，因此，可以避免在数据发生变化时进行数据读取，在等到慢时钟域IP数据稳定后再进行数据读取操作，保证读取的数据准确。具体的，如图6所示，本公开中，可以在读取慢时钟域IP的数据时，判断当次读取数据时是否是在慢时钟域IP的上升沿或者下降沿附近，如果是，则丢弃当次读取的数据重新进行读取，如果不是，则获取当前读取的数据作为慢时钟域IP的目标数据，保证读取的慢时钟域IP的数据是准确的。

仍如图6所示，假设慢时钟域IP的数据只在上升沿附近发生变化，则可以按照如下步骤A1-A5的方式读取慢时钟域IP的数据：

步骤A1，在慢时钟域设置慢时钟变化信号604。

慢时钟变化信号604在慢时钟域IP的上升沿变为1下降沿变为0。并且，本步骤还可以将慢时钟变化信号604同步到快时钟域。

步骤A2，快时钟总线异步连接到慢时钟域进行数据选取。

步骤A3，根据慢时钟变化信号604的上升沿启动计数器A。

计数器A在慢时钟变化信号的上升沿到来时从n计数到0，如图6所示，慢时钟变化信号上升沿605突变表示慢时钟变化信号604的上升沿到来，则在慢时钟变化信号上升沿605突变时计数器A启动并从n-0进行计数。其中，n为大于等于0的整数，n的大小可以根据实际应用情况进行设置，n的最小值为0，n的最大值的设置想可以满足条件：n倍的快时钟周期与慢时钟寄存器建立保持时间之和小于慢时钟周期。

步骤A4，如果快时钟总线读取慢时钟域IP数据的时间处于慢时钟变化信号的上升沿或者计数器A的非0部分，则确定所读取的数据不在慢时钟域数据变化区域内，则快时钟总线可以直接将读取的慢时钟域IP数据作为目标数据。

举例说明，如图6中节点A所示，节点A标识了第一次读取慢时钟域数据成功则快时钟总线可以直接读取慢时钟域数据的一种节点，即节点A表示快时钟总线读取慢时钟域IP数据的时间处于慢时钟变化信号的上升沿以及计数器A的非0部分，可以确定所读取的数据不在慢时钟域数据变化区域内，因此快时钟总线可以直接将读取的慢时钟域IP数据作为目标数据。

步骤A5，如果快时钟总线读取慢时钟域IP数据的时间不处于慢时钟变化信号的上升沿或者计数器A的非0部分，可以将读取的数据存入reg0，并启动计数器B。

计数器B从m计数到0，其中，m需要满足条件：m倍的快时钟周期大于慢时钟寄存器的建立保持时间。如果计数器B从m-0计数期间没有遇到慢时钟变化信号的上升沿，则表示快时钟总线此次读取数据距离慢时钟域IP上升沿的距离较远，即读取数据时慢时钟域数据还未发生变化，所读取的数据是可信的，则可以将reg0放入prdata，即将reg0中读取的数据确定为慢时钟域IP的目标数据，并结束快时钟总线的读取操作。如图6中节点B所示，节点B标识了第一次读取慢时钟域数据成功，但快时钟总线需要等待计数器B计数结束后判断所读取的数据是否为数据变化区域的数据从而确定是否将所读取的数据作为目标数据的一种节点。即节点B表示了快时钟总线读取慢时钟域IP数据的时间既不处于慢时钟变化信号604的上升沿也不在计数器A的非0部分，因此需要将读取的数据存入reg0并启动计数器B，而图6中在节点B所对应的时间节点时计数器B记到0期间没有遇到慢时钟变化信号604的上升沿，因此，节点B处所读取的数据Data1是可信的，则可以将reg0中读取的数据Data1确定为慢时钟域IP的目标数据，并结束快时钟总线的读取操作。

如果计数器B在未计数到0时遇到了慢时钟变化信号的上升沿，则表示快时钟总线此次读取数据在慢时钟上升沿附近，所读取的慢时钟域IP数据可能发生了变化，则可以将reg0中的数据丢弃，重新读取慢时钟域IP的数据到prdata，由于重新读取数据的时机是刚经过了慢时钟域IP的上升沿的，所以读取的数据是准确的，因此可以将重新读取的数据确定为慢时钟域IP的目标数据，并结束快时钟总线的读取操作。

如图6中节点C所示，节点C标识了第一次读取慢时钟域数据失败，需要进行第二次数据读取的一种节点。如图6所示，在节点C所对应的时间节点时计数器B记到0期间遇到了慢时钟变化信号604的上升沿，也就是说快时钟总线此次读取数据在慢时钟上升沿附近，所读取的慢时钟域IP数据可能发生了变化，因此，可以将reg0中的数据丢弃，重新读取慢时钟域IP的数据到prdata，由于重新读取数据的时机是刚经过了慢时钟域IP的上升沿的，所以读取的数据Data2是准确的，则可以将重新读取的数据Data2确定为慢时钟域IP的目标数据，并结束快时钟总线的读取操作。

采用本公开提供的系统，慢时钟域IP的数据读写操作占用快时钟总线的时间只需要多个快时钟总线的时钟，而与慢时钟域的频率无关，当慢时钟域的频率相对于快时钟总线差距很大时，采用本公开的系统可以大大提高CPU的效率。

基于同一发明构思，根据本公开上述实施例提供的基于时钟总线的数据处理系统，相应地，本公开另一实施例还提供了一种基于时钟总线的数据处理方法。

图7示出了本公开实施例提供的基于时钟总线的数据处理方法的一种流程示意图，如图7所示，该方法应用于基于时钟总线的数据处理系统的CPU，包括：

S701，通过快时钟总线向第一指令处理模块发送第一目标指令。

其中，所述第一目标指令为向所述慢时钟域写入数据的指令，所述快时钟总线为工作在高频时钟的时钟总线。

在一可实施方式中，在向第一指令处理模块发送第一目标指令之前，可以监测第一指令处理模块的当前处理状态，若第一指令处理模块的当前处理状态为空闲状态时通过快时钟总线向第一指令处理模块发送第一目标指令。第一指令处理模块在将第一目标指令发送给慢时钟域IP后将当前处理状态设定为忙状态，并在将执行完成信号发送至CPU后将当前处理状态设定为空闲状态。

在另一可实施方式中，在向第一指令处理模块发送第一目标指令时CPU还可以启动定时器，如果在定时器达到预设定时时长前接收到第一指令处理模块发送的执行完成信号，清空所述定时器的定时，如果在定时器达到预设定时时长前未接收到第一指令处理模块发送的执行完成信号，确定第一目标指令执行异常。

在又一可实施方式中，CPU在接收到执行完成信号后，还可以根据执行完成信号确定慢时钟域IP对应地址写入正确。

在又一可实施方式中，CPU，还可以通过快时钟总线向第二指令处理模块发送第二目标指令，其中，第二目标指令为向慢时钟域读取数据的指令。

第二指令处理模块在接收到第二目标指令后，确定慢时钟域IP对应的慢时钟变化信号所标识的慢时钟数据区域，如果慢时钟域IP对应的慢时钟变化信号所标识的慢时钟数据区域为数据未发生变化区域，读取慢时钟域IP的目标数据，并将目标数据发送至CPU。第二指令处理模块还可以在将目标数据发送至CPU之前，确定在读取目标数据的期间慢时钟变化信号的信号状态，如果信号状态为变化状态，表征所采集的数据不稳定可能在产生了变化，则丢弃当前采集的所述目标数据，重新读取慢时钟域IP的数据。

或者，第二指令处理模块在接收到第二目标指令后可以接入快时钟总线；CPU可以通过快时钟总线直接读取慢时钟域IP的目标数据。第二指令处理模块，在CPU通过快时钟总线读取慢时钟域IP的数据时，可以监测慢时钟变化信号的信号状态，如果信号状态为变化状态，向CPU反馈重新读取数据的信号，如果信号状态为稳定状态，向CPU反馈读取数据正常的信号；CPU，在接收到重新读取数据的信号后，通过快时钟总线读取重新慢时钟域IP的数据，在接收到读取数据正常的信号后，将当前所读取的数据确定为目标数据。

S702，接收所述第一指令处理模块发送的执行完成信号。

其中，所述执行完成信号为所述第一指令处理模块在将所述第一目标指令发送给慢时钟域IP后，所述慢时钟域IP执行完所述第一目标指令后生成的信号。

采用该方法，在CPU将目标指令通过快时钟总线发送给第一指令处理模块后，第一指令处理模块可以释放快时钟总线，使快时钟总线进行其他指令处理，不用一直等待慢时钟域的数据反馈，因此，当慢时钟域的频率相对于快时钟总线的处理频率差距过大时，快时钟总线的处理速度可以不受慢时钟域的处理速度影响，提升了CPU的处理效率。

图8示出了本公开实施例提供的基于时钟总线的数据处理方法的另一种流程示意图，如图8所示，该方法应用于基于时钟总线的数据处理系统的第一指令处理模块，包括：

S801，接收CPU通过快时钟总线发送的第一目标指令，并释放所述快时钟总线。

其中，所述第一目标指令为向所述慢时钟域写入数据的指令，所述快时钟总线为工作在高频时钟的时钟总线。

S802，将所述第一目标指令发送给所述慢时钟域IP，并在接收到所述慢时钟域IP执行完所述第一目标指令后发送的执行完成信号之后，将所述执行完成信号发送至所述CPU。

采用该方法，可以通过确定慢时钟域IP对应的慢时钟变化信号的信号状态，根据信号状态标识的数据区域确定是否读取数据，保证了读取的数据在慢时钟域IP数据未变化的区域内。

根据本公开的实施例，本公开还提供了一种电子设备和一种可读存储介质。

图9示出了可以用来实施本公开的实施例的示例电子设备900的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。

如图9所示，设备900包括计算单元901，其可以根据存储在只读存储器（ROM）902中的计算机程序或者从存储单元908加载到随机访问存储器（RAM）903中的计算机程序，来执行各种适当的动作和处理。在RAM 903中，还可存储设备900操作所需的各种程序和数据。计算单元901、ROM902以及RAM 903通过总线904彼此相连。输入/输出（I/O）接口905也连接至总线904。

设备900中的多个部件连接至I/O接口905，包括：输入单元906，例如键盘、鼠标等；输出单元907，例如各种类型的显示器、扬声器等；存储单元908，例如磁盘、光盘等；以及通信单元909，例如网卡、调制解调器、无线通信收发机等。通信单元909允许设备900通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。

计算单元901可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元901的一些示例包括但不限于中央处理单元（CPU）、图形处理单元（GPU）、各种专用的人工智能（AI）计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器（DSP）、以及任何适当的处理器、控制器、微控制器等。计算单元901执行上文所描述的各个方法和处理，例如基于时钟总线的数据处理方法。例如，在一些实施例中，基于时钟总线的数据处理方法可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元908。在一些实施例中，计算机程序的部分或者全部可以经由ROM 902和/或通信单元909而被载入和/或安装到设备900上。当计算机程序加载到RAM 903并由计算单元901执行时，可以执行上文描述的基于时钟总线的数据处理方法的一个或多个步骤。备选地，在其他实施例中，计算单元901可以通过其他任何适当的方式（例如，借助于固件）而被配置为执行基于时钟总线的数据处理方法。

本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列（FPGA）、专用集成电路（ASIC）、专用标准产品（ASSP）、片上系统（SOC）、复杂可编程逻辑设备（CPLD）、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。

用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。

在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦除可编程只读存储器（EPROM或快闪存储器）、光纤、便捷式紧凑盘只读存储器（CD-ROM）、光学储存设备、磁储存设备、或上述内容的任何合适组合。

为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置（例如，CRT（阴极射线管）或者LCD（液晶显示器）监视器）；以及键盘和指向装置（例如，鼠标或者轨迹球），用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈（例如，视觉反馈、听觉反馈、或者触觉反馈）；并且可以用任何形式（包括声输入、语音输入或者、触觉输入）来接收来自用户的输入。

可以将此处描述的系统和技术实施在包括后台部件的计算系统（例如，作为数据服务器）、或者包括中间件部件的计算系统（例如，应用服务器）、或者包括前端部件的计算系统（例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互）、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信（例如，通信网络）来将系统的部件相互连接。通信网络的示例包括：局域网（LAN）、广域网（WAN）和互联网。

计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种基于时钟总线的数据处理系统，其特征在于，所述系统包括：

CPU，用于通过快时钟总线向第一指令处理模块发送第一目标指令，其中，所述第一目标指令为向慢时钟域写入数据的指令，所述快时钟总线为工作在高频时钟的时钟总线；

所述第一指令处理模块，用于在接收到所述第一目标指令后释放所述快时钟总线，将所述第一目标指令发送给慢时钟域IP，并在接收到所述慢时钟域IP执行完所述第一目标指令后发送的执行完成信号之后，将所述执行完成信号发送至所述CPU。

2.根据权利要求1所述的系统，其特征在于，所述CPU，具体用于监测所述第一指令处理模块的当前处理状态，若所述第一指令处理模块的当前处理状态为空闲状态时通过快时钟总线向所述第一指令处理模块发送第一目标指令；

所述第一指令处理模块，具体用于在将所述第一目标指令发送给所述慢时钟域IP后将当前处理状态设定为忙状态，并在将所述执行完成信号发送至所述CPU后将当前处理状态设定为空闲状态。

3.根据权利要求1所述的系统，其特征在于，所述CPU，还用于在向所述第一指令处理模块发送所述第一目标指令时启动定时器，如果在所述定时器达到预设定时时长前接收到所述第一指令处理模块发送的所述执行完成信号，清空所述定时器的定时，如果在所述定时器达到预设定时时长前未接收到所述第一指令处理模块发送的所述执行完成信号，确定所述第一目标指令执行异常。

4.根据权利要求1-3任一项所述的系统，其特征在于，所述CPU，还用于在接收到所述执行完成信号后，根据所述执行完成信号确定所述慢时钟域IP对应地址写入正确。

5.根据权利要求1所述的系统，其特征在于，所述系统还包括第二指令处理模块；

所述CPU，还用于通过快时钟总线向所述第二指令处理模块发送第二目标指令，其中，所述第二目标指令为向所述慢时钟域读取数据的指令；

所述第二指令处理模块，用于在接收到所述第二目标指令后，确定所述慢时钟域IP对应的慢时钟变化信号是否标识慢时钟数据变化区域，如果否，读取所述慢时钟域IP的目标数据，并将所述目标数据发送至所述CPU。

6.根据权利要求5所述的系统，其特征在于，所述第二指令处理模块，具体用于在接收到所述第二目标指令时接入所述快时钟总线；

所述CPU，还用于通过所述快时钟总线读取所述慢时钟域IP的所述目标数据。

7.根据权利要求6所述的系统，其特征在于，所述第二指令处理模块，还用于在所述CPU通过所述快时钟总线读取所述慢时钟域IP的数据时，监测慢时钟变化信号的信号状态，如果所述信号状态为变化状态，向所述CPU反馈重新读取数据的信号，如果所述信号状态为稳定状态，向所述CPU反馈读取数据正常的信号；

所述CPU，还用于在接收到所述重新读取数据的信号后，通过所述快时钟总线读取重新所述慢时钟域IP的数据，在接收到所述读取数据正常的信号后，将当前所读取的数据确定为目标数据。

8.根据权利要求6所述的系统，其特征在于，所述第二指令处理模块，还用于在将所述目标数据发送至所述CPU之前，确定在读取目标数据的期间所述慢时钟变化信号的信号状态是否为变化状态，如果是，丢弃当前采集的所述目标数据，重新读取所述慢时钟域IP的数据。

9.一种基于时钟总线的数据处理方法，其特征在于，应用于基于时钟总线的数据处理系统的CPU，所述方法包括：

通过快时钟总线向第一指令处理模块发送第一目标指令，其中，所述第一目标指令为向慢时钟域写入数据的指令，所述快时钟总线为工作在高频时钟的时钟总线；

接收所述第一指令处理模块发送的执行完成信号，其中，所述执行完成信号为所述第一指令处理模块在将所述第一目标指令发送给慢时钟域IP后，所述慢时钟域IP执行完所述第一目标指令后生成的信号。

10.一种基于时钟总线的数据处理方法，其特征在于，应用于基于时钟总线的数据处理系统的第一指令处理模块，所述方法包括：

接收CPU通过快时钟总线发送的第一目标指令，并释放所述快时钟总线，其中，所述第一目标指令为向慢时钟域写入数据的指令，所述快时钟总线为工作在高频时钟的时钟总线；

将所述第一目标指令发送给慢时钟域IP，并在接收到所述慢时钟域IP执行完所述第一目标指令后发送的执行完成信号之后，将所述执行完成信号发送至所述CPU。

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