CN110261761B - 一种基于fpga电气信号检测的主板自检装置及方法 - Google Patents
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Abstract
本发明提供了一种基于FPGA电气信号检测的主板自检装置，包括主板以及设置于所述主板上的ADC、FPGA、CPU和外挂FLASH；所述FPGA通过ADC与主板的主板信号接口连接，所述外挂FLASH和CPU分别与FPGA连接。本发明还提供一种基于FPGA电气信号检测的主板自检方法，实现全面集中自检，无需外接仪器，降低设备成本与人工成本，同时实现可回溯。
Description
技术领域
本发明涉及电气信号检测，尤其涉及一种基于FPGA电气信号检测的主板自检装置及方法。
背景技术
电子设备主板的电气信号检测是检验主板是否达到设计要求及保证主板信号完整性的必要途径。尤其是对于核心设备，关键信号质量是否满足要求，不仅可能影响到设备当前使用功能，更是关系到设备能否长期稳定可靠的工作。
设备出厂前，一般都有出厂测试，不过都是对设备各个接口的功能性测试及简单的电压、频率等参数测试，只能保证当前某些接口功能是正常的，而如果要对电气信号进行完整的质量分析和协议分析，利用外部仪器对量产中每个主板进行逐一测试是难以实现的。现有主板电气信号检测需要连接外部设备，在工厂大量生产中若要配齐测试设备，则设备成本较高，且需要工人利用外部设备进行测试操作，工人需要熟练掌握相关仪器测量技术，这对一线工人操作能力要求较高，人力成本较高，若采用抽检方式检测，则存在漏检的可能，若采用全检，则工时耗费多，效率低。另外，传统的这种主板电气信号检测结果保存和回溯不方便，且只能实现对电气信号的简单比较，比如电压是否达标，电流是否超标等，无法对信号完整性进行分析，也不能实现逻辑协议的分析。
发明内容
本发明要解决的技术问题之一，在于提供一种基于FPGA电气信号检测的主板自检装置，实现全面集中自检，无需外接仪器，降低设备成本与人工成本，同时实现可回溯。
本发明要解决的技术问题之一是这样实现的：一种基于FPGA电气信号检测的主板自检装置，包括主板以及设置于所述主板上的ADC、FPGA、CPU和外挂FLASH；
所述FPGA通过ADC与主板的主板信号接口连接，所述外挂FLASH和CPU分别与FPGA连接。
进一步的，所述FPGA包括I/O接口、模拟寄存器、定时器、计数器、译码器、第一SPI接口、第二SPI接口和中断接口；
所述ADC一端与主板的主板信号接口连接，另一端与所述I/O接口连接，所述模拟寄存器一端与所述I/O接口连接，另一端分别与定时器、计数器和译码器连接，所述FPGA通过第一SPI接口与外挂FLASH连接，通过第二SPI接口与CPU连接，并通过中断接口与CPU连接。
进一步的，所述ADC与主板的主板信号接口的连接引脚包括I2S、I2C和RMII。
进一步的，所述FPGA通过中断接口与一警示LED连接。
进一步的，所述FPGA型号为LATTICE LFE3-35EA-FN484或XILINXXCZU7EV-FFVC-1156-2-E。
本发明要解决的技术问题之二，在于提供一种基于FPGA电气信号检测的主板自检方法，实现全面集中自检，无需外接仪器，降低设备成本与人工成本，同时实现可回溯。
本发明要解决的技术问题之二是这样实现的：一种基于FPGA电气信号检测的主板自检方法，需提供上述的主板自检装置，所述方法包括如下步骤：
步骤1、通过ADC获取主板的主板信号接口的待检测信号，转换为离散数字信号发送给FPGA；
步骤2、通过所述I/O接口读取ADC发送来的离散数字信号，暂存于内部模拟寄存器中；
步骤3、通过第一SPI接口将离散数字信号存储到外挂FLASH；
步骤4、所述FPGA读取模拟寄存器中离散数字信号中波形的幅度分量，并通过计数器和定时器计算波形的时域分量，得到波形信息，通过译码器按照预定的协议规则提取数据的逻辑信息，包括地址信号、控制信号和数据信号；
步骤5、将获取的波形信息和逻辑信息通过第一SPI接口存入外挂FLASH；
步骤6、判断波形信息是否满足一预设范围，若是，则进入步骤8；否则，通过中断接口向CPU上报中断，进入步骤7；
步骤7、CPU通过第二SPI接口读取异常的波形信息，供后续数据分析使用。
步骤8、结束此次检测。
进一步的，所述步骤6中向CPU上报中断的同时还驱动警示LED进行报警。
本发明的优点在于：
1、利用主板上的FPGA对主板关键信号的读取与分析，实现主板本身自检，无需借助外部仪器，无需人工干预，减少设备成本投入的同时降低人工成本；
2、将主板大量关键信号集中接到FPGA进行自检，通过中断及总线向CPU进行传递信息，可实现电气信号的集中和全面检测，检测效率高；
3、通过FPGA测量电气信号并自动记录到FLASH中，断电后信息不丢失，实现自检数据可查阅，可回溯；
4、利用主板上的FPGA中定时器、计时器以及译码器对主板自检信号进行质量分析，可获取信号的完整性以及逻辑协议的分析依据。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明一种基于FPGA电气信号检测的主板自检装置的硬件架构图。
图2为本发明一种基于FPGA电气信号检测的主板自检装置的逻辑示意图。
图3为本发明一种基于FPGA电气信号检测的主板自检装置的自检方法执行流程图。
具体实施方式
请参阅图1至图3，本发明一种基于FPGA电气信号检测的主板自检装置，包括主板1以及设置于所述主板1上的ADC2、FPGA3、CPU4和外挂FLASH5；
所述FPGA3通过ADC2与主板1的主板信号接口11连接，所述外挂FLASH5和CPU4分别与FPGA3连接。
较佳的，所述FPGA3包括I/O接口31、模拟寄存器32、定时器33、计数器34、译码器35、第一SPI接口36、第二SPI接口37和中断接口38；
所述ADC2一端与主板1的主板信号接口11连接，另一端与所述I/O接口31连接，所述模拟寄存器32一端与所述I/O接口31连接，另一端分别与定时器33、计数器34和译码器35连接，所述FPGA3通过第一SPI接口36与外挂FLASH5连接，通过第二SPI接口37与CPU4连接，并通过中断接口38与CPU4连接。
较佳的，所述ADC2与主板1的主板信号接口11的连接引脚包括I2S、I2C和RMII。
较佳的，所述FPGA3通过中断接口38与一警示LED6连接。
较佳的，所述FPGA型号为LATTICE LFE3-35EA-FN484或XILINXXCZU7EV-FFVC-1156-2-E。
请再参阅图1至图3，本发明的一种基于FPGA电气信号检测的主板自检方法，需提供如上所述的主板自检装置，所述方法包括如下步骤：
步骤1、通过ADC2获取主板1的主板信号接口11的待检测信号，转换为离散数字信号发送给FPGA3；
步骤2、通过所述I/O接口31读取ADC2发送来的离散数字信号，暂存于内部模拟寄存器32中；
步骤3、通过第一SPI接口36将离散数字信号存储到外挂FLASH5；
步骤4、所述FPGA3读取模拟寄存器32中离散数字信号中波形的幅度分量，并通过计数器33和定时器34计算波形的时域分量，得到波形信息(包括但不限于频率、幅值、上升沿、下降沿、过冲、眼图等)，通过译码器35按照预定的协议规则提取数据的逻辑信息，供后续开发人员进行数据分析与调试，所述逻辑信息包括地址信号、控制信号和数据信号等；
步骤5、将获取的波形信息和逻辑信息通过第一SPI接口36存入外挂FLASH5；
步骤6、判断波形信息是否满足一预设范围，若是，则进入步骤8；否则，通过中断接口38向CPU4上报中断，进入步骤7；
步骤7、CPU通过第二SPI接口37读取异常的波形信息，供后续调试使用。
步骤8、结束此次检测。
较佳的，所述步骤6中向CPU4上报中断的同时还驱动警示LED6进行报警。既可将不达标信息上报给CPU4供进一步调试使用，也可直接通过主板本身的LED警示装置进行现场警示，方便现场快速筛查。
由于主板上的待测信号(包括但不限于如I2S、I2C、RMII等)在实际主板上往往并不是理想化的数字信号，将待测信号输入ADC转换为离散数字信号，通过FPGA对这些量化的离散信号进行分析实现自检。
通过FPGA对原始数据进行提取与计算操作，得到波形信息与逻辑信息，并将原始数据和经分析后的数据分别存入到FLASH中，供后续调用与分析使用，同时对于分析得到的异常信号，通过中断接口向CPU上报中断。
本发明通过FPGA检测信号及上报信息，可以有效避免CPU资源耗损；通过FPGA对主板信号的自检，可以省去许多外部仪器，有利于降低总体生产成本；FPGA属于硬件语言，速率快，通过FPGA对主板信号的集中检测，一次性统一检测，无需逐一手工检测，有效提高了效率；FPGA读取信号参数后，对读取的离散数字信号进行编码得到信号的幅度分量，同时调用定时器、计数器计算时域分量，通过对幅度和时域的关系的计算，对波形进行分析(包括但不限于频率、幅值、上升沿、下降沿、过冲、眼图等)。根据需要，波形分析后还可进行逻辑协议分析，根据具体的协议规则(如I2C、I2S、SPI等协议)识别出数据中的地址、控制信号、数据信号等，方便开发人员后续进行数据分析和调试，同时对于识别出的异常信号进行上报。通过FPGA对读取及分析的主板电气信号质量记录在主板的FLASH中，断电后记录仍保留在主板上，且信号记录与主板一一对应，可随时回溯和读取，记录的数据中不仅有原始数据，还有经过信号完整性及逻辑协议分析后的数据，对生产及研发分析问题均有较大帮助。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
Claims (5)
1.一种基于FPGA电气信号检测的主板自检方法，其特征在于，需提供一主板自检装置，所述主板自检装置包括主板以及设置于所述主板上的ADC、FPGA、CPU和外挂FLASH；所述FPGA通过ADC与主板的主板信号接口连接，所述外挂FLASH和CPU分别与FPGA连接；所述FPGA包括I/O接口、模拟寄存器、定时器、计数器、译码器、第一SPI接口、第二SPI接口和中断接口；所述ADC一端与主板的主板信号接口连接，另一端与所述I/O接口连接，所述模拟寄存器一端与所述I/O接口连接，另一端分别与定时器、计数器和译码器连接，所述FPGA通过第一SPI接口与外挂FLASH连接，通过第二SPI接口与CPU连接，并通过中断接口与CPU连接；
所述方法包括如下步骤：
步骤1、通过ADC获取主板的主板信号接口的待检测信号，转换为离散数字信号发送给FPGA；
步骤2、通过所述I/O接口读取ADC发送来的离散数字信号，暂存于内部模拟寄存器中；
步骤3、通过第一SPI接口将离散数字信号存储到外挂FLASH；
步骤4、所述FPGA读取模拟寄存器中离散数字信号中波形的幅度分量，并通过计数器和定时器计算波形的时域分量，得到波形信息，通过译码器按照预定的协议规则提取数据的逻辑信息，包括地址信号、控制信号和数据信号；
步骤5、将获取的波形信息和逻辑信息通过第一SPI接口存入外挂FLASH；
步骤6、判断波形信息是否满足一预设范围，若是，则进入步骤8；否则，通过中断接口向CPU上报中断，进入步骤7；
步骤7、CPU通过第二SPI接口读取异常的波形信息，供后续数据分析使用；
步骤8、结束此次检测。
2.根据权利要求1所述的一种基于FPGA电气信号检测的主板自检方法，其特征在于：所述ADC与主板的主板信号接口的连接引脚包括I2S、I2C和RMII。
3.根据权利要求1所述的一种基于FPGA电气信号检测的主板自检方法，其特征在于：所述FPGA通过中断接口与一警示LED连接。
4.根据权利要求3所述的一种基于FPGA电气信号检测的主板自检方法，其特征在于：所述步骤6中向CPU上报中断的同时还驱动警示LED进行报警。
5.根据权利要求1所述的一种基于FPGA电气信号检测的主板自检方法，其特征在于：所述FPGA型号为LATTICE LFE3-35EA-FN484或XILINX XCZU7EV-FFVC-1156-2-E。
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