CN205451031U - 一种基于fpga技术的视频处理系统 - Google Patents

Abstract

本实用新型公开了一种基于FPGA技术的视频处理系统，包括：视频信号输入板，将解串后的视频信号通过输入端FPGA硬件电路封包后传输到信号交换基板；信号交换基板，将视频信号输入板封包后的视频信号以串行方式传输到视频信号输出板；视频信号输出板，将接收到的视频通过输出端FPGA硬件电路对视频信号进行裁剪或缩放处理；控制板，控制各路信号协调传输。优点在于，采用了FPGA硬件电路取代软件图像处理，实现了快速和可编辑性。并且完全避免了操作系统宕机、病毒等多方面的软件问题。采用信号并行处理，可以在多路输入输出状态下随意增减信号频道，有十分强大的扩展性。不管是多少路的图像拼接，都无需使用高昂的工控机，节约成本。

Description

一种基于FPGA技术的视频处理系统

技术领域

本实用新型涉及一种视频处理系统，尤其涉及一种基于FPGA技术的视频处理系统。

背景技术

目前市面上的大屏拼接控制系统是电脑软件技术的拼接处理系统，此处理器系统是基于PCI或者PCI-E插卡式架构，采用工控机原理，利用多路PCI计算机主板。一部分PCI插槽为PCI视频采集卡，一部分PCI插槽为PCI视频输出卡，输入卡和输出卡之间利用CPU和GPU来构建数据运算和视频处理中心，以此搭建出一台工控式拼接处理器。它的视频图像处理原理是通过CPU和GPU（图形处理器）运算后将选择的输入视频信号分割成M*N个子视频信号，再把每一个子视频信号都进行任意缩放处理，分别传送给拼接幕墙上的各个对应的显示处理单元。显示处理单元将处理器传送来的信号实现在大屏幕的每个拼接屏上显示。PC式拼接处理器的物理结构是一台高性能的PC处理主机，采集多路视频信号，由PC自带的CPU和GPU进行视频图像算法的处理，由多头显卡进行多屏输出，实现大屏拼接控制的功能。因为其拼接算法多由CPU软件执行，所以也多被称为“软式拼接处理器”。由于此架构采用CPU和GPU实时处理，因此受限于PC主板总线带宽和处理能力，适小规模拼接场合。受PC主板带宽和功耗的限制，PC式处理器无法接收数量较大的输入与输出信号，如果要实现大规模拼接，就要配置成本极高的工控设备，所以只适小规模拼接场合。同时由于CPU的处理速度有限，无法保证多路视频传输的实时性，和高分辨率显示。而且因PC式处理器具有操作系统，稳定性和安全性较低，易感染病毒，系统开机所需时间长，甚至会出现死机或无法开机现象。

FPGA（Field－ProgrammableGateArray），即现场可编程门阵列。是一种可编程的阵列电路，以并行运算为主，以硬件描述语言来实现。FPGA打破了顺序执行的模式，在每个时钟周期内完成更多的处理任务，超越了数字信号处理器（DSP）的运算能力。用户可以测试一个想法或概念，并在硬件中完成验证，而无需经过自定制ASIC设计漫长的制造过程。由此用户就可在数小时内完成逐步的修改并进行FPGA设计迭代，省去了几周的时间。商用现成（COTS）硬件可提供连接至用户可编程FPGA芯片的不同类型的I/O。高层次的软件工具的日益普及降低了学习曲线与抽象层，并经常提供有用的IP核（预置功能）来实现高级控制与信号处理。

实用新型内容

为了解决上述技术问题，本实用新型目的在于提供一种基于FPGA技术的视频处理系统，该系统基于硬件电路搭建，可以实现高速传输和多路视频同时处理。

本实用新型所述的一种基于FPGA技术的视频处理系统，其特征在于，包括：

视频信号输入板，接收外部视频信号并解串，将解串后的视频信号通过输入端FPGA硬件电路封包，封包后的视频信号传输到信号交换基板；

信号交换基板，在控制板控制下，将视频信号输入板封包后的视频信号以串行方式传输到视频信号输出板；

视频信号输出板，将接收到的封包信号解包，根据控制板发送的视频处理参数，通过输出端FPGA硬件电路对视频信号进行裁剪或缩放处理，将处理后的视频信号串行输出到外设显示器；

控制板，从信号输入板获取外部视频信号的原参数，并通过人机交互界面显示给用户；通过人机交换界面获取用户所需的视频处理参数并将处理参数发送到视频信号输出板；控制信号交换基板传输视频信号；

所述的视频信号输入板还包括：

输入端前置解串器，将外部输入的视频信号解串为并行信号，然后送到输入端FPGA硬件电路；

输入端FPGA硬件电路，采用并行信号处理方式对解串后的视频获取原视频参数以及将视频信号封包，同时将原视频信号的原参数发送到控制板；

输入端后置串行器，将封包后的视频信号以串行方式发送到信号交换基板；

所述的视频信号输出板还包括：

输出端前置解串器，将信号交换基板输入的视频信号解串为并行信号，然后将并行信号与控制板发送的视频处理参数一起送到输出端FPGA硬件电路；

输出端FPGA硬件电路，采用并行信号处理方式，根据控制板发送的视频处理参数对解串后的视频信号依次进行解包、裁剪和缩放处理，将处理后的视频信号依据时序发送到输出端后置串行器；

输出端后置串行器，将输出端FPGA硬件电路处理后的视频信号串行输出到外设显示器。

本实用新型所述的一种基于FPGA技术的视频处理系统，工作原理是外部的视频信号到视频信号输入板，由于外部视频的输入信号是串行信号，因此要先通过输入端的前置解串器先将输入视频信号解串为FPGA硬件电路可以使用的并行信号。视频信号输入板将外部视频信号解串得到可以并行处理的视频信号后，获取原视频信号对应的原参数。在输入端存储器的缓冲作用下，重新封包以SerDes传输到信号交换基板，同时将原视频信号的原参数发送到控制板。重新封包的目的是因为原输入视频信号的数据包与视频信号输出板处理的数据包格式和尺寸不一致，需要封包单元将其按视频信号输出板的数据包要求再次封包，然后以SerDes传输。而封包单元的封包速度一般比视频采集要慢，因此需要输入端存储器作为数据缓冲，而输入端DDR3控制器可以根据封包单元的封包速度来控制输入端存储器的存储数据释放速度，防止输入端FPGA硬件电路的信息堵塞。

信号交换基板在控制板的控制下将视频信号输入板的封包信号传输到视频信号输出板。信号交换基板可以将任一视频信号输入板的视频信号交换到任一视频信号输出板，因此大大增加了视频处理的能力和扩展性。

控制板在获取原视频信号的原参数后通过人机交互界面反馈给用户，用户将处理参数通过控制板输入到视频信号输出板。因此尽管没有PC机的控制，也可以灵活地将人机信息交换，用户可以实时根据需要将某一视频输入控制输出到任一视频信号输出板，灵活性十分强。

视频信号输出板同时获取到处理参数和视频封包信号后先通过输出端前置解串器将视频信号解串为FPGA可用的并行信号。然后解包单元根据封包单元的封包规格来解包得到可以处理的视频信号。然后通过FPGA进行裁剪和二次缩放处理。首先将封包信号解包，将解包后的视频信号根据处理参数的要求，通过裁剪器裁剪为M*N个子信号然后输入水平缩放器进行横向的水平缩放。将水平缩放后的子信号输入垂直缩放器之前，由于垂直缩放器处理速度一般比水平缩放器的处理速度要慢，因此避免数据堵塞，先将子信号存入输入端存储器起缓冲的作用。通过输出端DDR3控制器的控制，根据垂直缩放器的处理速度释放存储其中的子信号。当子信号经过水平缩放后垂直缩放后根据时序要求进入输出端后置串行器，以SerDes传输到外部视频显示器。

因此本实用新型有机结合了SerDes快速传输和FPGA快速处理的特点。本实用新型的系统基于FPGA的数字图像处理系统不同于以往的数字拼接器，其不依赖于PC机，而是采用FPGA硬件电路作为图像处理的核心部件；同时不需要操作系统，所有的信号处理都是由底层硬件完成。采用FPGA阵列来进行视频处理。为了将高速传输的SerDes结合到并行的FPGA上，在FPGA硬件电路的前后各设置解串器和串行器，因此，无论视频信号是在传输还是处理时都是采用最高效率的处理方法和传输方法。采用高速的交换技术，将多路图像数据同时进行交换，避免总线模式下的带宽受限影响。同时，FPGA是背板式插卡设计，各路视频信号输入与输出互相独立，可以根据实际需求来选择视频输入输出的源个数。整个系统设计基于纯硬件架构，不依赖于系统软件，没有系统启动延时、宕机、病毒等问题，可以满足视频实时显示的要求。

附图说明

图1是本实用新型的结构框图。

图2是本实用新型的视频信号输入板结构框图。

图3是本实用新型的视频信号输出板结构框图。

具体实施方式

如图1、图2、图3所示，本实用新型所述的一种基于FPGA技术的视频处理系统，在视频输入端包括了多个视频信号输入板1、2、3···N；在视频输出端包括了多个视频信号输出板1、2、3···N。外部设备输入的视频信号通过视频信号输入板接收后经过信号交换基板的输出搭配，由视频信号输出板输出到外设显示器。上述的视频信号输入板、信号交换基板和视频信号输出板均分别通过IIC总线与控制板连接，控制板负责控制上述各功能板块的信号处理控制。

视频信号输入板的输入端前置解串器收到外部输入的原视频信号，然后将原视频信号解串为FPGA硬件电路需要的并行信号，输入到输入端FPGA硬件电路。输入端FPGA硬件电路采集到解串后的外部视频信号，先存放于用于缓冲输入端FPGA硬件电路处理速度的输入端存储器内。输入端DDR3控制器根据封包速度，控制输入端存储器的信号释放。输入端存储器释放的视频信号通过封包单元封包后由输入端后置串行器输入到信号交换基板。封包的同时会将原视频信号的参数发送到控制板，控制板通过人机交互界面反馈给用户知道。

信号交换基板在控制板的控制下，将视频信号输入板发送的串行封包信号通过SerDes方式传输到视频信号输出板。

视频信号输出板收到信号交换基板传输的封包信号后先通过输出端前置解串器解串为FPGA硬件电路需要的并行信号，然后由输出端FPGA硬件电路的解包单元解包。用户通过控制板的人机交互界面将视频处理参数输入到输出端FPGA硬件电路。输出端FPGA硬件电路的裁剪器根据控制板发送的视频处理参数，将视频信号裁剪为M*N个子信号后输入水平缩放器。水平缩放器根据控制板发送的视频处理参数将子信号的水平坐标缩放，再将水平缩放后的子信号输入垂直缩放器。为了提高缓冲输出端FPGA硬件电路的处理速度，水平缩放后的子信号先存放于输出端存储器，输出端DDR3控制器根据垂直缩放处理速度，控制输出端存储器的子信号释放到垂直缩放器。垂直缩放器根据控制板发送的视频处理参数将子信号的垂直坐标缩放，然后将垂直缩放后的子信号依据时序发送到输出端后置串行器，子信号的时序发送通过时序驱动单元实现控制。输出端后置串行器将输出端FPGA硬件电路处理后的视频信号串行输出到外设显示器。

通过本实用新型系统处理的视频信号，可以在无需工控机的情况下处理大量视频信号数据，可拓展性非常高。同时可以实现视频的任意缩放，任意通道显示和漫游、叠加的效果。

对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及变形，而所有的这些改变以及变形都应该属于本实用新型权利要求的保护范围之内。

Claims (5)

1.一种基于FPGA技术的视频处理系统，其特征在于，包括：

视频信号输入板，接收外部视频信号并解串，将解串后的视频信号通过输入端FPGA硬件电路封包，封包后的视频信号传输到信号交换基板；

信号交换基板，在控制板控制下，将视频信号输入板封包后的视频信号以串行方式传输到视频信号输出板；

视频信号输出板，将接收到的封包信号解包，根据控制板发送的视频处理参数，通过输出端FPGA硬件电路对视频信号进行裁剪或缩放处理，将处理后的视频信号串行输出到外设显示器；

控制板，从信号输入板获取外部视频信号的原参数，并通过人机交互界面显示给用户；通过人机交换界面获取用户所需的视频处理参数并将处理参数发送到视频信号输出板；控制信号交换基板传输视频信号；

所述的视频信号输入板还包括：

输入端前置解串器，将外部输入的视频信号解串为并行信号，然后送到输入端FPGA硬件电路；

输入端FPGA硬件电路，采用并行信号处理方式对解串后的视频获取原视频参数以及将视频信号封包，同时将原视频信号的原参数发送到控制板；

输入端后置串行器，将封包后的视频信号以串行方式发送到信号交换基板；

所述的视频信号输出板还包括：

输出端前置解串器，将信号交换基板输入的视频信号解串为并行信号，然后将并行信号与控制板发送的视频处理参数一起送到输出端FPGA硬件电路；

输出端FPGA硬件电路，采用并行信号处理方式，根据控制板发送的视频处理参数对解串后的视频信号依次进行解包、裁剪和缩放处理，将处理后的视频信号依据时序发送到输出端后置串行器；

输出端后置串行器，将输出端FPGA硬件电路处理后的视频信号串行输出到外设显示器。

2.根据权利要求1所述的系统，其特征在于，所述的输入端FPGA硬件电路还设有输入端存储器和输入端DDR3控制器；

所述的输入端存储器用于缓冲输入端FPGA硬件电路的处理速度，解串后的外部视频信号先存放于输入端存储器；

所述的输入端DDR3控制器用于根据封包速度，控制输入端存储器的信号释放。

3.根据权利要求1所述的系统，其特征在于，所述的输出端FPGA硬件电路还设有裁剪器、水平缩放器和垂直缩放器；

所述的裁剪器，根据控制板发送的视频处理参数将视频信号裁剪为M*N个子信号然后输入水平缩放器；

所述的水平缩放器，根据控制板发送的视频处理参数将子信号的水平坐标缩放，然后将水平缩放后的子信号输入垂直缩放器；

所述的垂直缩放器，根据控制板发送的视频处理参数将子信号的垂直坐标缩放，然后将垂直缩放后的子信号依据时序发送到输出端后置串行器。

4.根据权利要求3所述的系统，其特征在于，所述的输出端FPGA硬件电路还设有输出端存储器和输出端DDR3控制器；

所述的输出端存储器用于缓冲输出端FPGA硬件电路的处理速度，水平缩放后的子信号先存放于输出端存储器；

所述的输出端DDR3控制器用于根据垂直缩放处理速度，控制输出端存储器的子信号释放到垂直缩放器。

5.根据权利要求1至4任一项所述的系统，其特征在于，所述的控制板通过IIC总线分别与视频信号输入板、信号交换基板、视频信号输出板连接。