CN205265647U - 零静态功耗上下电复位信号产生电路和上下电复位芯片 - Google Patents

Abstract

本实用新型披露一种零静态功耗上下电复位信号产生电路及上下电复位芯片，所述上下电复位信号产生电路包括一复位使能控制模块、一电容放电控制模块、一上下电复位控制模块以及一输出锁存模块；所述复位使能控制模块与所述上下电复位控制模块电连接，用以提供使能控制信号给所述上下电复位控制模块；所述电容放电控制模块与所述上下电复位控制模块电连接，用以对所述上下电复位控制模块中的节点电容进行充放电控制；所述上下电复位控制模块用以在上电过程中和下电过程中分别进行上电复位控制、下电复位控制以及零静态功耗控制；所述输出锁存模块与所述上下电复位控制模块电连接，用以将所述上下电复位控制模块的输出信号缓存锁存后作为上下电复位信号产生电路的输出。

Description

零静态功耗上下电复位信号产生电路和上下电复位芯片

技术领域

本实用新型涉及集成电路设计的模拟电路技术领域，尤其涉及一种零静态功耗上下电复位信号产生电路及上下电复位芯片。

背景技术

现有复位电路(POR)一般是通过检测电路(Detector)循环检测电源状态，首先启动基准电路(Bandgap)提供参考电压Vref，然后将RC通路(如图1所示的电阻R1、电阻R2和电容C)打开，直至电阻R2的分压值达到基准电压Vref时，比较器(CMP)输出翻转，即改变复位信号状态。

然而，现有复位电路一般在检测电源VDD达到安全工作电压后，基准电路和比较器电路正常工作，以维持输出复位信号状态，因而会产生直流功耗；另外，由于兼容CMOS工艺的带隙电压基准电路的输出一般固定在1.2V附近，故需要较高VDD值保证基准电路的正常工作。

实用新型内容

为了解决上述问题，本实用新型提供了一种零静态功耗上下电复位信号产生电路，其以MOS管(包括PMOS管和NMOS管)的阀值电压(或称开启电压)作为内部电路的转换阈值，这样能够在较低电压下工作；并且通过采用自检侧反馈通路控制机制，在复位生效后断开直流通路，以至不消耗直流电流，从而满足低压低功耗系统的应用。

依据本实用新型的一方面，本实用新型提供一种零静态功耗上下电复位信号产生电路，其包括一复位使能控制模块、一电容放电控制模块、一上下电复位控制模块以及一输出锁存模块；所述复位使能控制模块与所述上下电复位控制模块电连接，用以提供使能控制信号给所述上下电复位控制模块；所述电容放电控制模块与所述上下电复位控制模块电连接，用以对所述上下电复位控制模块中的节点电容进行充放电控制；所述上下电复位控制模块用以在上电过程中和下电过程中分别进行上电复位控制、下电复位控制以及零静态功耗控制；所述输出锁存模块与所述上下电复位控制模块电连接，用以将所述上下电复位控制模块的输出信号缓存锁存后作为上下电复位信号产生电路的输出。

在本实用新型一实施例中，所述复位使能控制模块包括：一第一PMOS管、一第六NMOS管、一第七NMOS管、一第六反相器、一第六电容和一第一电阻；所述第一PMOS管的源极接电源，所述第一PMOS管的漏极分别电连接至所述第六反相器的输入端和所述第六NMOS管的漏极，所述第一PMOS管的栅极电连接至所述第一电阻的一端；所述第六NMOS管的源极分别电连接至所述第六电容的下极板、所述第七NMOS管的漏极和所述第七NMOS管的栅极；所述第六电容的上极板电连接至电源；所述第六NMOS管的栅极和所述第七NMOS管的源极分别接地；所述第六反相器的输出端电连接至所述上下电复位控制模块；所述第一电阻的另一端接地。

在本实用新型一实施例中，所述电容放电控制模块包括：一第二电阻、一第五NMOS管、一第五电容、一第二PMOS管、一第四NMOS管和一第八NMOS管；所述第二电阻的一端电连接至电源，所述第二电阻的另一端电连接分别电连接至所述第五NMOS管的漏极、所述第五NMOS管的栅极、所述第二PMOS管的栅极、第四NMOS管的栅极和所述第八NMOS管的漏极；所述第五NMOS管的源极分别电连接至所述第二PMOS管的源极和所述第五电容的上极板，所述第五NMOS管的栅极分别电连接至所述第八NMOS管的漏极、所述第五NMOS管的漏极、所述第二PMOS管的栅极和所述第四NMOS管的栅极；所述第五电容的下极板接地；所述第二PMOS管的漏极分别电连接至所述上下电复位控制模块、所述第八NMOS管的栅极和所述第四NMOS管的漏极，所述第二PMOS管的栅极分别电连接至所述第四NMOS管的栅极和所述第八NMOS管的漏极；所述第四NMOS管的漏极分别电连接至所述上下电复位控制模块和所述第八NMOS管的栅极，所述第四NMOS管的栅极电连接至所述第八NMOS管的漏极，所述第四NMOS管的源极接地；所述第五电容的下极板接地；所述第八NMOS管的栅极电连接至所述上下电复位控制模块，所述第八NMOS管的源极接地。

在本实用新型一实施例中，所述上下电复位控制模块包括：一第零PMOS管、一第零电阻、一第零电容、一第零NMOS管、一第一电容、一第一NMOS管、一第一反相器、一第一RS触发器、一第零或门、一第零与非门、一第五反相器、一第二缓冲器、一第二反相器、一第三反相器、一第三NMOS管、一第三电容、一第二电容、一第二NMOS管、一第四电容、一第四反相器和一第零反相器；所述第零PMOS管的源极电连接至电源，所述第零PMOS管的栅极分别电连接至所述复位使能控制模块的第一PMOS管的栅极和所述第一电阻的一端，所述第零PMOS管的漏极分别电连接至所述第零电阻的一端、所述第零电容的上极板和所述第零反相器的输入端；所述第零电容的上极板分别电连接至所述第零电阻的一端和所述第零反相器的输入端，所述第零电容的下极板接地；所述第零电阻的另一端电连接至所述第零NMOS管的漏极；所述第零NMOS管的栅极分别电连接至所述第一电容的下极板、所述第一反相器的输出端和所述第一NMOS管的漏极，所述第零NMOS管的源极接地；所述第一电容的上极板电连接至电源；所述第一NMOS管的源极接地，所述第一NMOS管的栅极分别电连接至所述第一反相器的输入端和所述第一RS触发器的输出端；所述第一反相器的输出端电连接至所述第一电容的下极板，所述第一反相器的输入端电连接至所述第一RS触发器的输出端；所述第一RS触发器的S端电连接至所述第零或门的输出端，所述第一RS触发器的R端分别电连接至所述第二NMOS管的栅极、所述第四电容的上极板和所述第四反相器的输出端；所述第零或门的第一输入端电连接至所述复位使能控制模块的第六反相器的输出端，所述第零或门的第二输入端分别电连接至所述输出锁存模块和所述第零与非门的输出端；所述第零与非门的第一输入端电连接至所述第二缓冲器的输出端，所述第零与非门的第二输入端电连接至所述第五反相器的输出端；所述第二缓冲器的输入端分别电连接至所述第三NMOS管的漏极、所述第三电容的上极板、所述第三反相器的输入端和所述第二反相器的输出端；所述第三NMOS管的栅极电连接至所述电容放电控制模块的第四NMOS管的漏极，所述第三NMOS管的源极接地；所述第三电容的下极板接地；所述第三反相器的输出端分别电连接至所述第二反相器的输入端、所述第五反相器的输入端、所述第二NMOS管的漏极和所述第二电容的下极板；所述第二反相器的输入端分别电连接至所述第五反相器的输入端、所述第二电容的下极板和所述第二NMOS管的漏极；所述第五反相器的输入端分别电连接至所述第二电容的下极板和所述第二NMOS管的漏极；所述第二电容的上极板电连接至电源，所述第二电容的下极板电连接至所述第二NMOS管的漏极；所述第二NMOS管的源极接地，所述第二NMOS管的栅极分别电连接至所述第四电容的上极板和所述第四反相器的输出端；所述第四电容的下极板接地；所述第四反相器的输入端分别电连接至所述第零反相器的输出端和所述输出锁存模块；所述第零反相器的输入端电连接至所述第零电阻的一端。

在本实用新型一实施例中，所述输出锁存模块包括：一第零缓冲器、一第七反相器、一第零RS触发器和一第一缓冲器；所述第零缓冲器的输入端分别电连接至所述上下电复位控制模块的第四反相器的输入端和所述第零反相器的输出端，所述第零缓冲器的输出端电连接至所述第零RS触发器的R端；所述第七反相器的输入端分别电连接至所述第零与非门的输出端和所述第零或门的第二输入端，所述第七反相器的输出端电连接至所述第零RS触发器的S端；所述第零RS触发器的输出端电连接至所述第一缓冲器的输入端；所述第一缓冲器的输出端电连接所述上下电复位信号产生电路的输出。

在本实用新型一实施例中，当上电时，所述电源电压升至相应阈值后，所述第一PMOS管的漏极和所述第六NMOS管的漏极的公共连接点电压置高，第三NMOS管的栅极电压拉低，所述第一电容的下极板和所述第二电容的下极板电压随所述电源电压升高，且当所述电源电压大于PMOS管阈值电压和NMOS管阈值电压的最大值时，所述第零PMOS管对所述第零电容充电，所述第零电容的上极板电压升高，所述第零反相器的输出端电压置低，所述第四反相器的输出端电压置高而对第四电容充电，同时所述第二反相器的输入端电压置低；接着，所述第二反相器的输出端电压置高而对所述第三电容充电，同时所述与非门的输出端电压置低，且所述第七反相器的输出端电压置高，所述第零RS触发器的S端电压置高以使得所述上下电复位信号产生电路的输出随着所述电源电压升高而升高，与此同时，所述或门的输出端电压置低，所述第一RS触发器的S端电压置低而使得所述第一反相器的输入端电压置高，进而使得所述第一电容的下极板电压拉低，所述第零NMOS管关断，从而实现无直流功耗。

在本实用新型一实施例中，在上电过程中，当所述第零电容的上极板电压、所述第四电容的上极板电压和所述第三电容的上极板电压分别升至所述第零反相器中NMOS管、所述第二NMOS管和所述第二缓冲器中NMOS管的阈值电压时，所述上下电复位信号产生电路的输出电压翻转为高而使得上电复位结束，同时停止发送上电复位信号。

在本实用新型一实施例中，当下电时，所述电源电压降至相应阈值后，所述第一PMOS管的漏极和所述第六NMOS管的漏极的公共连接点电压拉低，所述第三NMOS管的栅极电压置高；接着，所述第二缓冲器的输入端电压置低，所述第零与非门的输出端电压置高，所述第一RS触发器的S端电压置高而使得所述第一反相器的输入端置低，进而所述第一反相器的输出端电压置高，同时所述第零NMOS管导通而使得所述第零电容对所述第零电阻放电；与此同时，所述第零反相器的输入端电压置低，进而所述第零RS触发器的R端电压置高以使得所述上下电复位信号产生电路的输出随着所述电源电压降低而降低。

在本实用新型一实施例中，当下电过程中，当所述第零电容的上极板电压降至所述第零反相器中NMOS管的阀值电压时，所述上下电复位信号产生电路的输出电压翻转为低而使得下电复位开始，直至下电过程结束时停止发送下电复位信号。

依据本实用新型的另一方面，本实用新型还提供一种上下电复位芯片，其包括上述上下电复位信号产生电路，从而实现以MOS管开启电压作为电路状态转换阈值，并在上下电复位生效后断开直流通路。

本实用新型的优点在于，通过采用简单的逻辑反馈控制机制，本实用新型所述上下电复位信号产生电路在反复上下电时且在1.5V～6V的工作电压范围之内能够快速响应电源电压的变化，而且具有良好的稳定性。且，在复位生效后，断开直流通路，以至不消耗直流电流，从而满足低压低功耗系统的应用需要。再者，由于上下电复位信号产生电路内部以MOS管阈值电压作为状态转换，因此，能够省去传统复位电路中的基准电路和比较器电路，进而节约芯片面积。

附图说明

图1是现有技术中的复位电路示意图；

图2是本实用新型所述零静态功耗上下电复位信号产生电路的架构框图；

图3是本实用新型一实施例中所述上下电复位信号产生电路的电路连接示意图；

图4是上下电复位信号产生示意图；

图5是本实用新型一实施例中所述上下电复位信号产生电路的仿真结构示意图；

图6是本实用新型一实施例中所述上下电复位芯片的架构图。

具体实施方式

下面结合附图对本实用新型提供的上下电复位信号产生电路及上下电复位芯片的具体实施方式做详细说明。

在描述本实用新型的电子器件时，可以使用术语，例如第零、第一、第二、第三等类似词。这些术语仅是为了将一组件与其他结构组件区别出来，并且一相应结构组件的属性、次序、顺序等不应受限于该术语。另外，在本文中的MOS管包括PMOS管和NMOS管，进一步而言，所描述的例如第一PMOS管、第六NMOS管、第七NMOS管等均为MOS管。

参见图2和图3所示，本实用新型提供一种零静态功耗上下电复位信号产生电路100，其包括一复位使能控制模块10、一电容放电控制模块20、一上下电复位控制模块30以及一输出锁存模块40。所述复位使能控制模块10与所述上下电复位控制模块30电连接，用以提供使能控制信号给所述上下电复位控制模块30；所述电容放电控制模块20与所述上下电复位控制模块30电连接，用以对所述上下电复位控制模块30中的节点电容进行充放电控制。所述上下电复位控制模块30用以在上电过程中和下电过程中分别进行上电复位控制、下电复位控制以及零静态功耗控制。所述输出锁存模块40与所述上下电复位控制模块30电连接，用以将所述上下电复位控制模块30的输出信号缓存锁存后作为上下电复位信号产生电路100的输出。

参见图3所示，在本实用新型一实施例中，所述复位使能控制模块10包括：一第一PMOS管PM1、一第六NMOS管NM6、一第七NMOS管NM7、一第六反相器INV6、一第六电容C6和一第一电阻R1；所述第一PMOS管PM1的源极接电源电压VDD，所述第一PMOS管PM1的漏极分别电连接至所述第六反相器INV6的输入端和所述第六NMOS管NM6的漏极，所述第一PMOS管PM1的栅极电连接至所述第一电阻R1的一端；所述第六NMOS管NM6的源极分别电连接至所述第六电容C6的下极板、所述第七NMOS管NM7的漏极和所述第七NMOS管NM7的栅极；所述第六电容C6的上极板电连接至电源电压VDD；所述第六NMOS管NM6的栅极和所述第七NMOS管NM7的源极分别接地；所述第六反相器INV6的输出端电连接至所述上下电复位控制模块30；所述第一电阻R1的另一端接地。

所述电容放电控制模块20包括：一第二电阻R2、一第五NMOS管NM5、一第五电容C5、一第二PMOS管PM2、一第四NMOS管NM4和一第八NMOS管NM8；所述第二电阻R2的一端电连接至电源，所述第二电阻R2的另一端电连接分别电连接至所述第五NMOS管NM5的漏极、所述第五NMOS管NM5的栅极、所述第二PMOS管PM2的栅极、第四NMOS管NM4的栅极和所述第八NMOS管NM8的漏极；所述第五NMOS管NM5的源极分别电连接至所述第二PMOS管PM2的源极和所述第五电容C5的上极板，所述第五NMOS管NM5的栅极分别电连接至所述第八NMOS管NM8的漏极、所述第五NMOS管NM5的漏极、所述第二PMOS管PM2的栅极和所述第四NMOS管NM4的栅极；所述第五电容C5的下极板接地；所述第二PMOS管PM2的漏极分别电连接至所述上下电复位控制模块30、所述第八NMOS管NM8的栅极和所述第四NMOS管NM4的漏极，所述第二PMOS管PM2的栅极分别电连接至所述第四NMOS管NM4的栅极和所述第八NMOS管NM8的漏极；所述第四NMOS管NM4的漏极分别电连接至所述上下电复位控制模块30和所述第八NMOS管NM8的栅极，所述第四NMOS管NM4的栅极电连接至所述第八NMOS管NM8的漏极，所述第四NMOS管NM4的源极接地；所述第五电容C5的下极板接地；所述第八NMOS管NM8的栅极电连接至所述上下电复位控制模块30，所述第八NMOS管NM8的源极接地。

所述上下电复位控制模块30包括：一第零PMOS管PM0、一第零电阻R0、一第零电容C0、一第零NMOS管NM0、一第一电容C1、一第一NMOS管NM1、一第一反相器INV1、一第一RS触发器RSFF1、一第零或门OR0、一第零与非门NAND0、一第五反相器INV5、一第二缓冲器BUF2、一第二反相器INV2、一第三反相器INV3、一第三NMOS管NM3、一第三电容C3、一第二电容C2、一第二NMOS管NM2、一第四电容C4、一第四反相器INV4和一第零反相器INV0；所述第零PMOS管PM0的源极电连接至电源电压VDD，所述第零PMOS管PM0的栅极分别电连接至所述复位使能控制模块10的第一PMOS管PM1的栅极和所述第一电阻R1的一端，所述第零PMOS管PM0的漏极分别电连接至所述第零电阻R0的一端、所述第零电容C0的上极板和所述第零反相器INV0的输入端；所述第零电容C0的上极板分别电连接至所述第零电阻R0的一端和所述第零反相器INV0的输入端，所述第零电容C0的下极板接地；所述第零电阻R0的另一端电连接至所述第零NMOS管NM0的漏极；所述第零NMOS管NM0的栅极分别电连接至所述第一电容C1的下极板、所述第一反相器INV1的输出端和所述第一NMOS管NM1的漏极，所述第零NMOS管NM0的源极接地；所述第一电容C1的上极板电连接至电源；所述第一NMOS管NM1的源极接地，所述第一NMOS管NM1的栅极分别电连接至所述第一反相器INV1的输入端和所述第一RS触发器RSFF1的输出端；所述第一反相器INV1的输出端电连接至所述第一电容C1的下极板，所述第一反相器INV1的输入端电连接至所述第一RS触发器RSFF1的输出端；所述第一RS触发器RSFF1的S端电连接至所述第零或门OR0的输出端，所述第一RS触发器RSFF1的R端分别电连接至所述第二NMOS管NM2的栅极、所述第四电容C4的上极板和所述第四反相器INV4的输出端；所述第零或门OR0的第一输入端电连接至所述复位使能控制模块10的第六反相器INV6的输出端，所述第零或门OR0的第二输入端分别电连接至所述输出锁存模块40和所述第零与非门NAND0的输出端；所述第零与非门NAND0的第一输入端电连接至所述第二缓冲器BUF2的输出端，所述第零与非门NAND0的第二输入端电连接至所述第五反相器INV5的输出端；所述第二缓冲器BUF2的输入端分别电连接至所述第三NMOS管NM3的漏极、所述第三电容C3的上极板、所述第三反相器INV3的输入端和所述第二反相器INV2的输出端；所述第三NMOS管NM3的栅极电连接至所述电容放电控制模块20的第四NMOS管NM4的漏极，所述第三NMOS管NM3的源极接地；所述第三电容C3的下极板接地；所述第三反相器INV3的输出端分别电连接至所述第二反相器INV2的输入端、所述第五反相器INV5的输入端、所述第二NMOS管NM2的漏极和所述第二电容C2的下极板；所述第二反相器INV2的输入端分别电连接至所述第五反相器INV5的输入端、所述第二电容C2的下极板和所述第二NMOS管NM2的漏极；所述第五反相器INV5的输入端分别电连接至所述第二电容C2的下极板和所述第二NMOS管NM2的漏极；所述第二电容C2的上极板电连接至电源电压VDD，所述第二电容C2的下极板电连接至所述第二NMOS管NM2的漏极；所述第二NMOS管NM2的源极接地，所述第二NMOS管NM2的栅极分别电连接至所述第四电容C4的上极板和所述第四反相器INV4的输出端；所述第四电容C4的下极板接地；所述第四反相器INV4的输入端分别电连接至所述第零反相器INV0的输出端和所述输出锁存模块40；所述第零反相器INV0的输入端电连接至所述第零电阻R0的一端。

所述输出锁存模块40包括：一第零缓冲器BUF0、一第七反相器INV7、一第零RS触发器RSFF0和一第一缓冲器BUF1；所述第零缓冲器BUF0的输入端分别电连接至所述上下电复位控制模块30的第四反相器INV4的输入端和所述第零反相器INV0的输出端，所述第零缓冲器BUF0的输出端电连接至所述第零RS触发器RSFF0的R端；所述第七反相器INV7的输入端分别电连接至所述第零与非门NAND0的输出端和所述第零或门OR0的第二输入端，所述第七反相器INV7的输出端电连接至所述第零RS触发器RSFF0的S端；所述第零RS触发器RSFF0的输出端电连接至所述第一缓冲器BUF1的输入端；所述第一缓冲器BUF1的输出端电连接所述上下电复位信号产生电路100的输出VPOR。

进一步而言，图3所示的上下电复位电路产生电路同时具备上电复位功能和下电复位功能，其中上电复位功能主要由图3中所示的节点A→B→C→D→E→F→H→A控制通路完成，同时在该控制通路在上电复位生效后切断直流通路；下电复位功能主要由M→N→H→A→B→VPOR控制通路完成。再者，图2所示的所述复位使能控制模块10和所述电容放电控制模块20起到自检测开关作用，其中，正如上文所述，所述复位使能控制模块10包括第一电阻R1、第一PMOS管PM1、第六NMOS管NM6、第七NMOS管NM7和第六电容C6；所述电容放电控制模块20包括第二电阻R2、第五NMOS管NM5、第二PMOS管PM2、第四NMOS管NM4、第八NMOS管NM8和所述第五电容C5。

所述上下电复位信号产生电路100的作用为：无论是在电源上电过程还是在下电过程中，只要检测到电源电压VDD低于设定的阈值电压时，则输出一定宽度的复位电平信号(通常是低电平信号)；而当VDD高于设定的阈值电压时，则输出VDD值，即跟随VDD变化。参见图4所示，V_TR为上电阈值电压，T_PR为上电复位信号的时间；V_TF为下电阈值电压，T_PF为下电复位信号的时间。图4所示的VPOR即为上下电复位信号产生电路100的输出，在T0<T<T1时，VDD<V_TR，VPOR保持低电位，即VPOR＝0；在T1<T<T2时，VDD>V_TR且VDD>V_TF，VPOR＝VDD；T2<T<T3时，VPOR＝0。上电复位即为在电源电压VDD从0V上升到稳定工作电压的过程中，只要VDD<V_TR，则输出上电复位信号，即VPOR＝0。下电复位即为在电源电压VDD从稳定工作电压下降到0V的过程中，只要VDD<V_TF，则输出下电复位信号，即VPOR＝0。

继续参见图3所示，对于所述复位使能控制模块10：在本实施例中，上电时，当电源电压上升至所述第一PMOS管PM1的阈值电压|Vthp|时，所述第一PMOS管PM1的漏极和所述第六NMOS管NM6的漏极的公共连接点(即图3所示的节点N)电压置高(置高即为置高电平，下文相同)。第六反相器INV6的输出端电压置低(置低即为置低电平，下文相同)。第六NMOS管NM6为反偏二极管连接，无电流流过。第七NMOS管NM7为正偏二极管连接，其阈值电压为Vthn。因此，将所述第六电容C6两端的压差最终钳制在VDD1-Vthn，其中VDD1为稳定后的电源电压值。下电时，尤其是快速下电条件下，由于所述第六电容C6两端的压差不能突变，于是，节点M电压(即所述第六NMOS管NM6的源极和所述第七NMOS管NM7的漏极的公共连接点)随着电源电压VDD变化为VDD-(VDD1-Vthn)。当所述第六NMOS管NM6满足条件VGS≥Vthn，即0-[VDD-(VDD1-Vthn)]≥Vthn，简化为VDD≤VDD1-2Vthn时，所述第六NMOS管NM6导通，使得节点N电压快速拉低，第六反相器INV6的输出端电压置高。此时，所述NMOS管变为反偏二极管连接，其无法导通，这样，所述第六电容C6不会放电。因此，所述第六电容C6在一定时间内可以维持恒定的压差。

对于所述电容放电控制模块20：在本实施例中，上电时，所述第五NMOS管NM5为正偏二极管连接，其阈值电压为Vthn。由于所述第二PMOS管PM2无法导通，因此，节点X电压(即所述第五电容C5的两端压差)最终约为VDD1-Vthn，其中VDD1为稳定后的电源电压值。在所述第四NMOS管NM4导通后，将节点Y(即所述第三NMOS管NM3的栅极)电压置低。下电时，尤其是快速下电条件下，忽略第二电阻R2的压降，电源电压VDD降至Vthn后，所述第四NMOS管NM4截止。在所述电源电压下降至VDD1-Vthn-VDD≥|Vthp|时，所述第二PMOS管PM2导通，即满足电源电压VDD≤MIN(Vthn，VDD1-Vthn-|Vthp|)时，所述第四NMOS管NM4的漏极和所述第二PMOS管PM2的漏极的公共连接点将节点Y电压置高。此时，所述第八NMOS管NM8导通后，快速将第五NMOS管NM5的栅极拉低。因此，所述第五NMOS管NM5变为反偏二极管连接，以至所述第五电容C5不会放电。因此，所述第五电容C5在一定时间内可以维持恒定的压差。在此时间内，所述第三NMOS管NM3导通，使得所述第三电容C3快速放电，并且节点E的电压拉低。

进一步而言，当上电时，所述电源电压升至相应阈值后，所述第一PMOS管PM1的漏极和所述第六NMOS管NM6的漏极的公共连接点(即图3所示的节点N)电压置高，第三NMOS管NM3的栅极电压拉低。根据电容上的压差不能突变的原理，所述第一电容C1的下极板(即图3所示的节点A)和所述第二电容C2的下极板(即图3所示的节点A)电压随所述电源电压升高，且当所述电源电压大于PMOS管阈值电压和NMOS管阈值电压的最大值(即VDD≥MAX(Vthn，|Vthp|)时，由所述第零PMOS管PM0、所述第零电阻R0和第零NMOS管NM0构成的直流通路打开，所述第零PMOS管PM0的部分电流经过T1对所述第零电容C0充电，所述第零电容C0的上极板(即图3所示的节点B)电压升高，所述第零反相器INV0的输出端电压置低。接着，所述第四反相器INV4的输出端电压置高，并经过时间T2后，对第四电容C4充电。这样，所述第四电容C4的上极板电压置高，所述第二NMOS管NM2导通，以至所述第二电容C2的下极板电压降低。同时所述第二反相器INV2的输入端电压置低。接着，所述第二反相器INV2的输出端(即图3所示的节点E)电压置高，在经过时间T3后，对所述第三电容C3充电。同时所述与非门的输出端(即图3所示的节点F)电压置低。此时，所述第七反相器INV7的输出端电压置高，所述第零RS触发器RSFF0的S端电压置高。由于所述第零RS触发器RSFF0的S端电压置高，R端电压置低，使得所述上下电复位信号产生电路100的输出VPOR随着所述电源电压升高而升高。显然，上电时，VPOR维持低有效时间T_PR约为T1+T2+T3。在所述与非门的输出端电压置低后，所述或门的输出端电压置低，所述第一RS触发器RSFF1的S端电压置低。由于所述第一RS触发器RSFF1的S端电压置低，R端电压置高，使得所述第一反相器INV1的输入端(即图3所示的节点H)电压置高，进而使得所述第一NMOS管NM1导通，所述第一电容C1的下极板(即图3所示的节点A)电压拉低，所述第零NMOS管NM0关断，从而实现无直流功耗。

在上电过程中，若假设Vthn＝|Vthp|＝Vth，VDD≥Vth时，流过所述第零PMOS管PM0和所述第零NMOS管NM0的电流分别为I_PA、I_NA，所述第零电容C0的充电电流为I_CA。当所述第零电容C0的上极板(即图3所示的节点B)电压V_B升至所述第零反相器INV0中NMOS管的阈值电压Vth时，输出翻转，故在V_B变化范围0～Vth内，对于所述第零PMOS管PM0有Δ＝VSG-Vth＝VDD-Vth≤VDD-V_B，即所述第零PMOS管PM0工作在饱和区。设置所述第零电阻R0的大小，使得起开关作用的所述第零NMOS管NM0的过驱动电压满足Δ＝VGS-Vth＝VDD-Vth>V_B-I_NAR0，即让所述第零NMOS管NM0工作在线性区。

所述第四电容C4的上极板(即图3所示的节点C)电压V_C和所述第三电容C3的上极板(即图3所示的节点E)电压V_E由低到高的翻转，均分别通过所述第四反相器INV4和所述第二反相器INV2中的PMOS管对第四电容C4和第三电容C3充电而完成。在本文中，设置所有反相器(例如第一反相器INV1、第二反相器INV2等)中的PMOS管等效阻值为R_P，忽略门电路的延迟，综上则有

在上电过程中，当所述第零电容C0的上极板(即图3所示的节点B)电压、所述第四电容C4的上极板(即图3所示的节点C)电压和所述第三电容C3的上极板(即图3所示的节点E)电压分别升至所述第零反相器INV0中NMOS管、所述第二NMOS管NM2和所述第二缓冲器BUF2中NMOS管的阈值电压Vth，即V_B＝V_C＝V_E＝Vth时，所述上下电复位信号产生电路100的输出电压翻转为高，使得上电复位结束，同时停止发送上电复位信号。故上电VPOR维持低有效的时间T_PR为

$\begin{array}{c}{T}_{PR}=\frac{C_{0}Vth}{\frac{1}{2}{k}_{P0}{(VDD-Vth)}^2-\frac{k_{N0}(VDD-Vth)Vth}{k_{N0}(VDD-Vth)R_0+1}}+\frac{2VDD\&CenterDot;C_4}{k_P{(VDD-Vth)}^2}\ln \left(\frac{VDD}{VDD-Vth}\right)\\ +\frac{2VDD\&CenterDot;C_3}{k_P{(VDD-Vth)}^2}\ln \left(\frac{VDD}{VDD-Vth}\right)\end{array}$

实际上，上述T_PR忽略了电源电压VDD上电至Vth时的时间，即所述第零PMOS管PM0和所述第零NMOS管NM0由初始截止至导通的时间。设置电源电压VDD上电斜率为tanα(0<α<π/2)，则上电VPOR维持低有效的时间调整为T′_PR＝T_PR+Vth/tanα，上电阈值电压V_TR＝T′_PRtanα。

继续参见图3，当下电时，所述电源电压降至相应阈值后，所述第一PMOS管PM1的漏极和所述第六NMOS管NM6的漏极的公共连接点(即图3所示的节点N)电压拉低，所述第三NMOS管NM3的栅极电压置高。接着，所述第二缓冲器BUF2的输入端电压置低，所述第零与非门NAND0的输出端电压置高，所述第一RS触发器RSFF1的S端电压置高。由于所述第一RS触发器RSFF1的S端电压置高，R端电压置低，因此使得所述第一反相器INV1的输入端(即图3所示的节点H)电压置低。于是，所述第一反相器INV1的输出端电压置高。同时，所述第零NMOS管NM0导通，经过时间T4后，所述第零电容C0经由所述第零电阻R0放电。与此同时，所述第零反相器INV0的输入端电压置低。这样，所述第零RS触发器RSFF0的R端电压置高。由于所述第零RS触发器RSFF0的R端电压置高，S端电压置低，因此，使得所述上下电复位信号产生电路100的输出随着所述电源电压降低而降低，即将VPOR输出电压强制置低。

由于上电结束时，图3所示的节点B点电压V_B升至稳定后的电源电压VDD1，而VDD≤VDD1-2Vth时，所述复位使能控制模块10生效。因此，下电时VPOR维持高的时间为VDD从VDD1降至VDD1-2Vth时的时间加上T4。当Vth≤VDD≤VDD1-2Vth且Vth≤V_B≤VDD时，所述第零电容C0经由所述第零电阻R0放电，直至节点B点电压V_B降至所述第零反相器INV0的翻转电压Vth。在此时间段，对于所述第零PMOS管PM0有Δ＝VSG-Vth＝VDD-Vth>VDD-V_B，即所述第零PMOS管PM0工作在线性区。设置所述第零PMOS管PM0和所述第零NMOS管NM0的电流分别为I_PB、I_NB，所述第零电容C0的放电电流为I_CB，则有

$\begin{array}{c}\left\{\begin{array}{c}{I}_{PB}=k_{P0}\&lsqb;(VDD-Vth)\left|V_{DSP}\right|-\frac{1}{2}{V}_{DSP}^2\&rsqb;\\ I_{NB}\&ap;k_{N0}(VDD-Vth)V_{DSN}\\ I_{NB}=I_{PB}+I_{CB}\\ V_B=I_{NB}{R}_0+V_{DSN}=VDD-\left|V_{DSP}\right|\\ I_{CB}=\frac{C_0{V}_B}{T_4}\end{array}\right.\\ \&DoubleRightArrow;T_4=\frac{C_0{V}_B}{\frac{k_{N0}(VDD-Vth)V_B}{k_{N0}(VDD-Vth)R_0+1}-k_{P0}\&lsqb;(VDD-Vth)(VDD-V_B)-\frac{1}{2}{(VDD-V_B)}^2\&rsqb;}\end{array}$

在下电过程中，当所述第零电容C0的上极板电压降至所述第零反相器INV0中NMOS管的阀值电压时，所述上下电复位信号产生电路100的输出电压翻转为低而使得下电复位开始，直至下电过程结束时停止发送下电复位信号。于是，则有

$T_4=\frac{C_{0}Vth}{\frac{k_{N0}(VDD-Vth)Vth}{k_{N0}(VDD-Vth)R_0+1}-\frac{1}{2}{k}_{P0}{(VDD-Vth)}^2}$

设置电源电压VDD下电斜率为tanβ(π/2<β<π)，下电时间为T5，则下电VPOR维持低有效的时间为T_PF＝T₅-T₄-2Vth/|tanβ|，下电阈值电压V_TF＝VDD1-T_PF|tanβ|。

在反复上下电条件下，由于第一次下电时图3所示节点B点电压拉低，以至所述第零反相器INV0的输出端电压翻转为高。图3所示节点C点电压经由所述第四电容C4放电后拉低，所述第二NMOS管NM2关断，所述第三电容C3的上极板电压在所述电容放电控制模块20的作用下变为低。此时，所述第零与非门NAND0的输出端(即图3所示的节点F)电压置高，所述第零RS触发器RSFF0的S端电压置低，从而确保下电过程的持续进行。所述第二电容C2的下极板(图3所示节点D)电压跟随电源电压VDD最终变为低。图3所示的各节点电压恢复至初始上电条件下的状态，以便第二次上电能够有效进行。

对于上文所述的上下电复位信号产生电路100的实现方法可采用SMIC0.13μmCMOS工艺，在Corner(TT，SS，FF)、温度(-40℃，27℃，125℃)、VDD(1.5V，5.0V，6.0V)下，对上下电复位信号阈值电压及静态功耗进行仿真，并且在典型条件下做反复上下电的MonteCarlo分析，分别如表1及图5所示。根据表1所示，已清楚表明各种电源电压下的直流功耗均为0μA，反复上下电时，均能够快速响应电源电压变化并具有良好的稳定性。显然，该上下电复位信号产生电路100在低压低功耗系统应用中具有一定的优势。

表1.各种条件下的阈值电压及功耗仿真结果

参见图6所示，依据本实用新型的另一方面，本实用新型还可以提供一种上下电复位芯片1，其包括上述上下电复位信号产生电路100，从而实现以MOS管开启电压作为电路状态转换阈值，并在上下电复位生效后断开直流通路。

综上，通过采用简单的逻辑反馈控制机制，本实用新型所述上下电复位信号产生电路100在反复上下电时且在1.5V～6V的工作电压范围之内能够快速响应电源电压的变化，而且具有良好的稳定性。且，在复位生效后，断开直流通路，以至不消耗直流电流，从而满足低压低功耗系统的应用需要。再者，由于上下电复位信号产生电路100内部以MOS管阈值电压作为状态转换，因此，能够省去传统复位电路中的基准电路和比较器电路，进而节约芯片面积。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (10)

1.一种零静态功耗上下电复位信号产生电路，其特征在于，包括一复位使能控制模块、一电容放电控制模块、一上下电复位控制模块以及一输出锁存模块；

所述复位使能控制模块与所述上下电复位控制模块电连接，用以提供使能控制信号给所述上下电复位控制模块；

所述电容放电控制模块与所述上下电复位控制模块电连接，用以对所述上下电复位控制模块中的节点电容进行充放电控制；

所述上下电复位控制模块用以在上电过程中和下电过程中分别进行上电复位控制、下电复位控制以及零静态功耗控制；

所述输出锁存模块与所述上下电复位控制模块电连接，用以将所述上下电复位控制模块的输出信号缓存锁存后作为上下电复位信号产生电路的输出。

2.根据权利要求1所述的上下电复位信号产生电路，其特征在于，所述复位使能控制模块包括：一第一PMOS管、一第六NMOS管、一第七NMOS管、一第六反相器、一第六电容和一第一电阻；所述第一PMOS管的源极接电源，所述第一PMOS管的漏极分别电连接至所述第六反相器的输入端和所述第六NMOS管的漏极，所述第一PMOS管的栅极电连接至所述第一电阻的一端；所述第六NMOS管的源极分别电连接至所述第六电容的下极板、所述第七NMOS管的漏极和所述第七NMOS管的栅极；所述第六电容的上极板电连接至电源；所述第六NMOS管的栅极和所述第七NMOS管的源极分别接地；所述第六反相器的输出端电连接至所述上下电复位控制模块；所述第一电阻的另一端接地。

3.根据权利要求2所述的上下电复位信号产生电路，其特征在于，所述电容放电控制模块包括：一第二电阻、一第五NMOS管、一第五电容、一第二PMOS管、一第四NMOS管和一第八NMOS管；所述第二电阻的一端电连接至电源，所述第二电阻的另一端电连接分别电连接至所述第五NMOS管的漏极、所述第五NMOS管的栅极、所述第二PMOS管的栅极、第四NMOS管的栅极和所述第八NMOS管的漏极；所述第五NMOS管的源极分别电连接至所述第二PMOS管的源极和所述第五电容的上极板，所述第五NMOS管的栅极分别电连接至所述第八NMOS管的漏极、所述第五NMOS管的漏极、所述第二PMOS管的栅极和所述第四NMOS管的栅极；所述第五电容的下极板接地；所述第二PMOS管的漏极分别电连接至所述上下电复位控制模块、所述第八NMOS管的栅极和所述第四NMOS管的漏极，所述第二PMOS管的栅极分别电连接至所述第四NMOS管的栅极和所述第八NMOS管的漏极；所述第四NMOS管的漏极分别电连接至所述上下电复位控制模块和所述第八NMOS管的栅极，所述第四NMOS管的栅极电连接至所述第八NMOS管的漏极，所述第四NMOS管的源极接地；所述第五电容的下极板接地；所述第八NMOS管的栅极电连接至所述上下电复位控制模块，所述第八NMOS管的源极接地。

4.根据权利要求3所述的上下电复位信号产生电路，其特征在于，所述上下电复位控制模块包括：一第零PMOS管、一第零电阻、一第零电容、一第零NMOS管、一第一电容、一第一NMOS管、一第一反相器、一第一RS触发器、一第零或门、一第零与非门、一第五反相器、一第二缓冲器、一第二反相器、一第三反相器、一第三NMOS管、一第三电容、一第二电容、一第二NMOS管、一第四电容、一第四反相器和一第零反相器；所述第零PMOS管的源极电连接至电源，所述第零PMOS管的栅极分别电连接至所述复位使能控制模块的第一PMOS管的栅极和所述第一电阻的一端，所述第零PMOS管的漏极分别电连接至所述第零电阻的一端、所述第零电容的上极板和所述第零反相器的输入端；所述第零电容的上极板分别电连接至所述第零电阻的一端和所述第零反相器的输入端，所述第零电容的下极板接地；所述第零电阻的另一端电连接至所述第零NMOS管的漏极；所述第零NMOS管的栅极分别电连接至所述第一电容的下极板、所述第一反相器的输出端和所述第一NMOS管的漏极，所述第零NMOS管的源极接地；所述第一电容的上极板电连接至电源；所述第一NMOS管的源极接地，所述第一NMOS管的栅极分别电连接至所述第一反相器的输入端和所述第一RS触发器的输出端；所述第一反相器的输出端电连接至所述第一电容的下极板，所述第一反相器的输入端电连接至所述第一RS触发器的输出端；所述第一RS触发器的S端电连接至所述第零或门的输出端，所述第一RS触发器的R端分别电连接至所述第二NMOS管的栅极、所述第四电容的上极板和所述第四反相器的输出端；所述第零或门的第一输入端电连接至所述复位使能控制模块的第六反相器的输出端，所述第零或门的第二输入端分别电连接至所述输出锁存模块和所述第零与非门的输出端；所述第零与非门的第一输入端电连接至所述第二缓冲器的输出端，所述第零与非门的第二输入端电连接至所述第五反相器的输出端；所述第二缓冲器的输入端分别电连接至所述第三NMOS管的漏极、所述第三电容的上极板、所述第三反相器的输入端和所述第二反相器的输出端；所述第三NMOS管的栅极电连接至所述电容放电控制模块的第四NMOS管的漏极，所述第三NMOS管的源极接地；所述第三电容的下极板接地；所述第三反相器的输出端分别电连接至所述第二反相器的输入端、所述第五反相器的输入端、所述第二NMOS管的漏极和所述第二电容的下极板；所述第二反相器的输入端分别电连接至所述第五反相器的输入端、所述第二电容的下极板和所述第二NMOS管的漏极；所述第五反相器的输入端分别电连接至所述第二电容的下极板和所述第二NMOS管的漏极；所述第二电容的上极板电连接至电源，所述第二电容的下极板电连接至所述第二NMOS管的漏极；所述第二NMOS管的源极接地，所述第二NMOS管的栅极分别电连接至所述第四电容的上极板和所述第四反相器的输出端；所述第四电容的下极板接地；所述第四反相器的输入端分别电连接至所述第零反相器的输出端和所述输出锁存模块；所述第零反相器的输入端电连接至所述第零电阻的一端。

5.根据权利要求4所述的上下电复位信号产生电路，其特征在于，所述输出锁存模块包括：一第零缓冲器、一第七反相器、一第零RS触发器和一第一缓冲器；所述第零缓冲器的输入端分别电连接至所述上下电复位控制模块的第四反相器的输入端和所述第零反相器的输出端，所述第零缓冲器的输出端电连接至所述第零RS触发器的R端；所述第七反相器的输入端分别电连接至所述第零与非门的输出端和所述第零或门的第二输入端，所述第七反相器的输出端电连接至所述第零RS触发器的S端；所述第零RS触发器的输出端电连接至所述第一缓冲器的输入端；所述第一缓冲器的输出端电连接所述上下电复位信号产生电路的输出。

6.根据权利要求5所述的上下电复位信号产生电路，其特征在于，当上电时，所述电源电压升至相应阈值后，所述第一PMOS管的漏极和所述第六NMOS管的漏极的公共连接点电压置高，第三NMOS管的栅极电压拉低，所述第一电容的下极板和所述第二电容的下极板电压随所述电源电压升高，且当所述电源电压大于PMOS管阈值电压和NMOS管阈值电压的最大值时，所述第零PMOS管对所述第零电容充电，所述第零电容上极板电压升高，所述第零反相器的输出端电压置低，所述第四反相器的输出端电压置高而对第四电容充电，同时所述第二反相器的输入端电压置低；接着，所述第二反相器的输出端电压置高而对所述第三电容充电，同时所述与非门的输出端电压置低，且所述第七反相器的输出端电压置高，所述第零RS触发器的S端电压置高以使得所述上下电复位信号产生电路的输出随着所述电源电压升高而升高，与此同时，所述或门的输出端电压置低，所述第一RS触发器的S端电压置低而使得所述第一反相器的输入端电压置高，进而使得所述第一电容的下极板电压拉低，所述第零NMOS管关断，从而实现无直流功耗。

7.根据权利要求5所述的上下电复位信号产生电路，其特征在于，在上电过程中，当所述第零电容的上极板电压、所述第四电容的上极板电压和所述第三电容的上极板电压分别升至所述第零反相器中NMOS管、所述第二NMOS管和所述第二缓冲器中NMOS管的阈值电压时，所述上下电复位信号产生电路的输出电压翻转为高而使得上电复位结束，同时停止发送上电复位信号。

8.根据权利要求5所述的上下电复位信号产生电路，其特征在于，当下电时，所述电源电压降至相应阈值后，所述第一PMOS管的漏极和所述第六NMOS管的漏极的公共连接点电压拉低，所述第三NMOS管的栅极电压置高；接着，所述第二缓冲器的输入端电压置低，所述第零与非门的输出端电压置高，所述第一RS触发器的S端电压置高而使得所述第一反相器的输入端电压置低，进而所述第一反相器的输出端电压置高，同时所述第零NMOS管导通而使得所述第零电容对所述第零电阻放电；与此同时，所述第零反相器的输入端电压置低，进而所述第零RS触发器的R端电压置高以使得所述上下电复位信号产生电路的输出随着所述电源电压降低而降低。

9.根据权利要求5所述的上下电复位信号产生电路，其特征在于，当下电过程中，当所述第零电容的上极板电压降至所述第零反相器中NMOS管的阀值电压时，所述上下电复位信号产生电路的输出电压翻转为低而使得下电复位开始，直至下电过程结束时停止发送下电复位信号。

10.一种上下电复位芯片，其特征在于，包括权利要求1至9中任一项所述的上下电复位信号产生电路，从而实现以MOS管开启电压作为电路状态转换阈值，并在上下电复位生效后断开直流通路。