CN205249160U - 电子设备 - Google Patents

Abstract

本公开的实施例涉及一种电子设备，该电子设备包括第一电路，第一电路用于响应于具有第一逻辑电平的输入信号，当跨接收输入电流的第一电容器的第一电压超过阈值电压时生成输出控制信号。输入电流与输入信号的频率成比例。第二电路用于响应于具有第二逻辑电平的输入信号，当跨接收输入电流的第二电容器的第二电压超过阈值电压时生成输出复位信号。触发器用于响应于输出控制信号而将信号输出生成为具有第一逻辑电平，以及响应输出复位信号而将信号输出复位并且生成为具有第二逻辑电平。

Description

电子设备

技术领域

本申请涉及电子学领域，并且更特别地，涉及用于对时钟信号的相位进行移位的电路。

背景技术

诸如计算机、膝上型电脑、智能手机、平板电脑、电视机等的电子设备可能具有对时钟信号的相位进行移位的需要。当前用于对时钟信号的相位进行移位的电路通常采用D触发器，D触发器具有D输入、Q输出和触发输入。D触发器在其D输入接收时钟信号，并且在其触发输入接收对应于时钟信号的使其频率加倍的反相形式的信号。这一电路产生时钟信号的相移90度的信号。

虽然这一所描述的相移电路可能在一些情况下有用，但是其遭受相移由在其触发输入处的信号确定的缺点。在触发输入处生成该必需的信号以提供所期望的相移可能涉及使用锁相环，以及与其相关联的相关联复杂度(以及片上空间)。

因此，需要以其他方式对时钟的相位进行移位的新电路。

实用新型内容

本公开的目的之一使提供一种对时钟的相位进行移位的新电路。

根据本公开的一个方面，提供了一种电子设备，包括：

第一电路，被配置成响应于具有第一逻辑电平的输入信号，当跨接收输入电流的第一电容器的第一电压超过阈值电压时生成输出控制信号，其中所述输入电流与所述输入信号的频率成比例；

第二电路，被配置成响应于具有第二逻辑电平的所述输入信号，当跨接收所述输入电流的第二电容器的第二电压超过所述阈值电压时生成输出复位信号；以及

触发器，被配置成响应于所述输出控制信号而将信号输出生成为具有所述第一逻辑电平，以及响应于所述输出复位信号而将所述信号输出复位并且生成为具有所述第二逻辑电平。

优选地，所述电子设备还包括变换电路，被配置成接收输入信号并且生成所述输入电流，所述输入电流与所述输入信号的频率以及变换电容器成比例。

优选地，所述第一电压超过所述阈值电压所持续的时间基于第一比率，所述第一比率是所述第一电容器的电容与所述变换电容器的电容的比率。

优选地，所述信号输出基于所述第一比率而与所述输入信号在相位方面不同。

优选地，第一电容器和第二电容器具有相同的电容。

优选地，所述第二电压超过所述阈值电压所持续的时间基于第二比率，所述第二比率是所述第二电容器的电容与所述变换电容器的电容的比率；并且其中所述信号输出基于所述第二比率而与所述输入信号在占空比方面不同。

优选地，所述电子设备还包括启动电路，被配置成当所述输入信号具有所述第一逻辑电平时启动所述第一电路并且当所述输入信号具有所述第二逻辑电平时禁用所述第一电路，以及当所述输入信号具有所述第二逻辑电平时启动所述第二电路并且当所述输入信号具有所述第一逻辑电平时禁用所述第二电路。

优选地，所述启动电路包括第一反相器和第二反相器，所述第一反相器被耦合以接收所述输入信号以及输出所述输入信号的反相信号至所述第一电路，所述第二反相器被耦合至所述第一反相器以接收所述输入信号的反相信号以及输出所述输入信号的反相信号的反相信号至所述第二电路。

优选地，所述第一电路包括：

第一晶体管，与所述变换电路的输出晶体管成电流镜关系，使得所述输入电流能够从其中流过；

第一节点；

第二晶体管，被配置成当所述输入信号具有所述第一逻辑电平时，选择性地允许经过所述第一晶体管的所述输入电流的流流经所述第二晶体管并且进入所述第一节点中；

其中所述第一电容器被配置成由流经所述第一节点的所述输入电流充电；以及

比较器，被配置成将所述第一节点处的电压与所述阈值电压进行比较并且当所述第一节点处的电压超过所述阈值电压时生成所述输出控制信号；

其中所述第一节点处的电压是跨所述第一电容器的所述第一电压。

优选地，所述电子设备还包括第一电流吸收电路，被配置成基于具有所述第二逻辑电平的所述输入信号而从所述第一节点吸收电流。

优选地，所述第一电流吸收电路包括：

第三晶体管，包括第一NMOS晶体管，所述第一NMOS晶体管具有被耦合至接地的源极、被耦合至所述第一节点的漏极、以及被耦合以接收所述输入信号的反相信号的栅极；以及

第四晶体管，包括第二NMOS晶体管，所述第二NMOS晶体管具有被耦合至接地的源极、被耦合至所述第一节点的漏极、以及被耦合至所述信号输出的栅极。

优选地，所述第一晶体管包括第一PMOS晶体管，所述第一PMOS晶体管具有被耦合至电源的源极、漏极以及被耦合至所述输出晶体管的栅极的栅极；以及所述第二晶体管包括第二PMOS晶体管，所述第二PMOS晶体管具有被耦合至所述第一PMOS晶体管的漏极的源极、被耦合至所述第一电容器的漏极、以及被耦合至所述输入信号的反相信号的栅极。

优选地，所述第二电路包括：

第五晶体管，与所述变换电路的输出晶体管成电流镜关系，使得所述输入电流能够从其中流过；

第二节点；

第六晶体管，被配置成当所述输入信号具有所述第二逻辑电平时，选择性地允许经过所述第五晶体管的所述输入电流的流流经所述第六晶体管并且进入所述第二节点中；

比较器，被配置成将所述第二节点处的电压与所述阈值电压进行比较并且当所述第二节点处的电压超过所述阈值电压时生成所述输出复位信号；

其中所述第二节点处的电压是跨所述第二电容器的所述第二电压。

优选地，所述电子设备还包括第二电流吸收电路，被配置成基于具有所述第一逻辑电平的所述输入信号而从所述第二节点吸收电流。

优选地，所述第二电流吸收电路包括：

第七晶体管，包括第三NMOS晶体管，所述第三NMOS晶体管具有被耦合至所述第二节点的漏极、被耦合至接地的源极、以及被耦合至所述输入信号的栅极。

优选地，所述第五晶体管包括第三PMOS晶体管，所述第三PMOS晶体管具有被耦合至所述电源的源极、漏极、以及被耦合至所述输出晶体管的栅极的栅极；所述第六晶体管包括第四PMOS晶体管，所述第四PMOS晶体管具有被耦合至所述第五晶体管的漏极的源极、被耦合至所述第二节点的漏极、以及被耦合至所述时钟信号的栅极。

根据本公开的另一方面，提供了另一种电子设备，包括：

参考电流生成器，用于接收时钟信号并且包括具有控制端子的晶体管；

第一电路，包括：

反相器，被耦合至所述时钟信号；

第一PMOS晶体管，具有被耦合至电源电压的源极、漏极以及被耦合至所述变换晶体管的所述控制端子的栅极；

第二PMOS晶体管，具有被耦合至所述第一PMOS晶体管的漏极的源极、被耦合至第一节点的漏极、以及被耦合至所述反相器的栅极，

第一电容器，被耦合在所述第一节点和接地之间，

第一比较器，具有被耦合至所述第一节点的非反相端子、被耦合至参考电压的反相端子、以及输出；

触发器，具有被耦合至逻辑高电压的输入、输出、被耦合至所述第一比较器的输出的时钟输入、以及复位输入。

优选地，所述电子设备还包括：

第一电流吸收电路，包括：

第一NMOS晶体管，具有被耦合至所述第一节点的漏极、被耦合至接地的源极、以及被耦合至所述参考电流生成器的栅极，以及

第二NMOS晶体管，具有被耦合至所述第一节点的漏极、被耦合至接地的源极、以及被耦合至所述触发器的输出的栅极。

优选地，所述电子设备还包括第二电路，所述第二电路包括：

第三PMOS晶体管，具有被耦合至所述电源的源极、漏极、以及被耦合至所述晶体管的所述控制端子的栅极端子；

第四PMOS晶体管，具有被耦合至所述第三PMOS晶体管的漏极的源极、被耦合至第二节点的漏极、以及被耦合至所述时钟信号的栅极；

第二电容器，被耦合在所述第二节点与接地之间；

第二比较器，具有被耦合至所述第二节点的非反相端子、被耦合至所述阈值电压的反相端子、以及输出；

输出反相器，被耦合在所述第二比较器的输出与所述触发器的所述复位输入之间。

优选地，所述电子设备还包括：

第二电流吸收电路，包括第三NMOS晶体管，所述第三NMOS晶体管具有被耦合至所述第二节点的漏极、被耦合至接地的源极、以及被耦合至所述反相器的栅极。

本公开的实施例提供了对时钟的相位进行移位的新电路，从而避免了相移由在其触发输入处的信号确定的缺点，并且因此避免了使用锁相环以及与锁相环相关联的相关联复杂度(以及片上空间)。

附图说明

图1是根据本公开的相移电路的示意框图。

图2是根据本公开的相移电路的电路示意图。

图3是图1的相移电路在操作时的时序图。

具体实施方式

以下将描述根据本实用新型的原理的通信系统的一个或多个实施例。这些所描述的实施例仅为用于实施如仅仅由所附权利要求限定的本实用新型的技术的示例。附加地，为了提供本实用新型和本实用新型的原理的重点描述，在本说明书中可能不描述实际实施方式的不相关特征。

参考图1，现在描述用于输入信号(诸如时钟信号)的相移电路100。现在将总体上描述相移电路100的操作，并且随后将给出具体操作细节。

相移电路100包括用于生成信号输出CLKOUT的触发器170。触发器170在其D输入处接收表示逻辑高的电压，并且在其Q输出处提供信号输出CLKOUT。触发器170由第一电路130进行时钟控制，并且由第二电路150复位。第一和第二电路130、150接收时钟信号CLKIN作为输入。

当时钟信号CLKIN转换成逻辑高时，第一电路130生成输出控制信号，输出控制信号的上升沿对触发器170进行时钟控制。输出控制信号的上升沿相对于时钟信号CLKIN的上升沿被延迟，并且因此用于生成信号输出CLKOUT的上升沿，信号输出CLKOUT使其相位相对于时钟信号CLKIN移位X°的值。

当时钟信号CLKIN转换成逻辑低时，第二电路150生成输出复位信号，输出复位信号具有用于对触发器170进行复位的下降沿。输出复位信号的下降沿相对于时钟信号CLKIN的下降沿被延迟，并且因此用于生成信号输出CLKOUT的下降沿，信号输出CLKOUT使其相位相对于输入信号移位Y°的值。

由第一电路130设置的输出控制信号的延迟因此将信号输出CLKOUT的相位相对于时钟信号CLKIN移位X°。类似地，由第二电路150设定的输出复位信号的延迟相对于时钟信号CLKIN改变了信号输出CLKOUT的占空比。如果X°＝Y°，则占空比不被改变。

现在将参考图2给出相移电路100的其它细节。变换电路110包括并联耦合在节点111和接地之间的变换电容器Cc和开关S2(ф2)。NMOS补偿晶体管T4具有被耦合至节点111的栅极、以及均被耦合至接地GND的源极和漏极。NMOS晶体管T4用于对电容器C1和C2进行补偿。开关S1(ф1)被耦合在节点111和节点112之间。附加的补偿电容器Cc2被耦合在节点112与接地GND之间。运算放大器115具有通过开关S3(ф2)被耦合至节点112的反相端子，以及被耦合至参考电压Vref的非反相端子。反馈电容器Cc3被耦合在运算放大器115的反相输入和输出之间。

NMOS晶体管T3具有被耦合至运算放大器115的输出的栅极、经由电阻器R被耦合至接地GND的源极、以及被耦合至节点116的漏极。PMOS晶体管T1具有被耦合至电源电压Vdd的源极、被耦合至节点116的漏极、以及也被耦合至节点116的栅极。PMOS晶体管T2具有被耦合至电源电压Vdd的源极、被耦合至节点111的漏极、以及被耦合至节点116的栅极。

在变换电路110的操作期间，开关S1(ф1)、S2(ф2)和S3(ф2)根据时钟CLKIN被触发。每个开关上的ф表示开关何时转换。ф1表示时钟的一个逻辑状态，并且ф2表示时钟的另一逻辑状态。ф1和ф2是从输入信号CLKIN导出的非重叠时钟控制信号。在ф2期间，开关S2(ф2)和S3(ф2)在开关S1(ф1)断开时闭合，并且电容器Cc向接地放电。同时，跨Cc2的电压被迫使通过Vref接地。在ф1期间，开关S1(ф1)闭合，而开关S2(ф2)和S3(ф2)被断开。因此，运算放大器115向晶体管T3的栅极提供了恒定电压，其将拉动通过晶体管T1的恒定电流并且进入节点116中。恒定电流被镜像至T2，并且流经电容器Cc和Cc2。因此，恒定电流通过由晶体管T1和T2形成的电流镜布置被提供至电容器Cc和Cc2，由此对电容器Cc和Cc2充电。

当去往ф2的转换发生时，开关S1(ф1)断开，而开关S2(ф2)和S3(ф2)闭合。电容器Cc2随后被放电至反馈电容器Cc3中，而同时Cc被放电至接地。如果跨Cc2的电压大于Vref，则由运算放大器115输出的电压输出在Cc被放电至接地时将减小，从而使得恒定电流减小。如果跨Cc2的电压小于Vref，则由运算放大器115输出的电压输出将增大，从而使得恒定电流增大。稳态电流的这一增大或减小影响电容器Cc和Cc2如何快速地充电。最终，一旦变换电路110达到稳态，则跨Cc2的电压将等于Vref，并且恒定电流可以在数学上描述为：

I＝2V_REFCcF_CLKIN

这一稳态电流与输入信号的频率和电容器Cc的电容二者成比例，并且在本文中被称作时钟电流或者输入电流。

第一电路130包括第一PMOS晶体管P1，第一PMOS晶体管P1使其源极耦合至电源Vdd并且使其栅极耦合至节点116。第二PMOS晶体管P2使其源极耦合至第一PMOS晶体管P1的漏极、使其栅极耦合至节点127、并且使其漏极耦合至节点161。比较器132使其非反相端子耦合至节点161，并且使其反相端子耦合至参考电压Vref。第一比较器C1被耦合在节点161和接地之间。

第一电流吸收电路160包括第一NMOS晶体管N1，第一NMOS晶体管N1使其漏极耦合至节点161、使其源极耦合至接地、并且使其栅极耦合至节点127。第二NMOS晶体管N2使其漏极耦合至节点161、使其源极耦合至接地GND、并且使其栅极耦合以接收信号输出CLKOUT。

第二电路150包括第三PMOS晶体管P3，第三PMOS晶体管P3使其源极耦合至电源Vdd并且使其栅极耦合至节点116。第四PMOS晶体管P4使其源极耦合至第三PMOS晶体管P3漏极、使其栅极耦合至节点153处的反相器135、并且使其漏极耦合至节点151。比较器152使其非反相端子耦合至节点151，并且使其反相端子耦合至参考电压Vref。第二比较器C2被耦合在节点151和接地GND之间。第二电流吸收电路140包括第三NMOS晶体管N3，第三NMOS晶体管N3使其漏极耦合至节点151、使其源极耦合至接地GND、并且使其栅极耦合至节点153。

如将阐释的那样，输入电流由第一电路130和第二电路150利用。然而，变换电路110在电流被如此利用之前应当处于稳态。因此，启动电路120用于部分地延迟由第一电路130和第二电路150使用输入电流。

启动电路包括AND门124，AND门124在其输入处接收输入信号CLKIN以及启动信号EN的延迟信号。反相器126经由节点127被耦合至AND门124的输出。当输入信号CLK为高并且启动信号被确立时，并且在由延迟块122强加启动信号的延迟之后，AND门124输出逻辑高，其随后由反相器126反相。反相器126的输出经由节点153被传送至另一反相器135。

在操作中，第一PMOS晶体管P1通过变换电路的晶体管T1将输入电流镜像。当输入信号为高时，启动电路120输出逻辑低至节点127，其用于接通第二PMOS晶体管P2以及关断第一NMOS晶体管N1。输入电流因此通过第二PMOS晶体管P2从第一PMOS晶体管P1流入在节点161处的第一电容器C1中，并且对第一电容器C1充电。当跨第一电容器C1的电压大于参考电压Vref时，比较器132在节点133处向触发器132的时钟输入CP输出逻辑高，其随后从触发器132的输入D向触发器132的输出Q锁定逻辑高值。这一输出随后通过反相器172和174被反相两次，并且被输出作为经相移的时钟输出CLKOUT。

跨电容器C1的电压超过参考电压Vref所持续的时间是输入电流的值和电容器C1的函数，并且因此取决于电容器C1的电容与电容器Cc的电容的比率。这一时间可以被计算为：

$T_{Delay}=\frac{C1*Vref}{I\left(P1\right)}=\frac{C1*Vref}{\frac{2*Vref*Cc}{T_{clkin}}}=\frac{1}{2}*\frac{C1}{Cc}*T_{clkin}$

因此，作为时间延迟的结果的相移X°的量通过选择电容器C1和Cc的值容易地可调节。

当输入信号转换为低时，在节点127处的逻辑高接通第一NMOS晶体管N1并且关断P2。这用于将电容器C2放电至接地。由于比较器132随后将在其非反相端子处看到接地并且在其反相端子处看到参考电压Vref，其将输出逻辑低至触发器170的时钟输入CP。此外，当信号输出CLKOUT为高时，第二NMOS晶体管N2接通，进一步帮助将第一电容器C1放电至接地。

此外，当输入信号变低时，启动电路120输出逻辑高至节点127，其随后通过反相器135反相，其用于接通第四PMOS晶体管P4并且关断第三NMOS晶体管N3。这允许从晶体管T1镜像至第三PMOS晶体管P3的输入电流流经第四PMOS晶体管P4。输入电流因此流经电容器C2、从而对C2充电。当跨C2的电压超过参考电压Vref时，比较器152输出逻辑高，其随后通过反相器154反相，并且在节点156处被馈送至触发器170的复位输入CN。这复位了触发器170，从而将输出拉低，并且因此将信号输出CLKOUT拉低。

跨电容器C2的电压超过参考电压Vref所持续的时间是输入电流的值和电容器C2的函数，并且因此基于电容器C2的电容与电容器Cc的电容的比率。这一时间可以被计算为：

$T_{Delay}=\frac{C2*Vref}{I\left(P3\right)}=\frac{C2*Vref}{\frac{2*Vref*Cc}{T_{clkin}}}=\frac{1}{2}*\frac{C2}{Cc}*T_{clkin}$

因此，引起占空比中的调节的相移Y°的量通过选择电容器C2和Cc的值容易地可调节。

由图3描绘示出了在操作中的相移电路100的各种信号的时序图。特别地，图3示出了CLKIN，在节点127、161、133、153、151和156处的电压，以及CLKOUT。

虽然已经相对于有限数目的实施例描述了本公开，但是本领域技术人员受益于本公开，将理解可以预期不背离如在本文中所公开的公开内容的范围的其它实施例。因此，本公开的范围应当仅由所附权利要求限定。

Claims (16)

1.一种电子设备，其特征在于，包括：

第一电路，被配置成响应于具有第一逻辑电平的输入信号，当跨接收输入电流的第一电容器的第一电压超过阈值电压时生成输出控制信号，其中所述输入电流与所述输入信号的频率成比例；

第二电路，被配置成响应于具有第二逻辑电平的所述输入信号，当跨接收所述输入电流的第二电容器的第二电压超过所述阈值电压时生成输出复位信号；以及

触发器，被配置成响应于所述输出控制信号而将信号输出生成为具有所述第一逻辑电平，以及响应于所述输出复位信号而将所述信号输出复位并且生成为具有所述第二逻辑电平。

2.根据权利要求1所述的电子设备，其特征在于，还包括变换电路，被配置成接收输入信号并且生成所述输入电流，所述输入电流与所述输入信号的频率以及变换电容器成比例。

3.根据权利要求2所述的电子设备，其特征在于，所述第一电压超过所述阈值电压所持续的时间基于第一比率，所述第一比率是所述第一电容器的电容与所述变换电容器的电容的比率。

4.根据权利要求3所述的电子设备，其特征在于，所述信号输出基于所述第一比率而与所述输入信号在相位方面不同。

5.根据权利要求1所述的电子设备，其特征在于，第一电容器和第二电容器具有相同的电容。

6.根据权利要求2所述的电子设备，其特征在于，所述第二电压超过所述阈值电压所持续的时间基于第二比率，所述第二比率是所述第二电容器的电容与所述变换电容器的电容的比率；并且其中所述信号输出基于所述第二比率而与所述输入信号在占空比方面不同。

7.根据权利要求1所述的电子设备，其特征在于，还包括启动电路，被配置成当所述输入信号具有所述第一逻辑电平时启动所述第一电路并且当所述输入信号具有所述第二逻辑电平时禁用所述第一电路，以及当所述输入信号具有所述第二逻辑电平时启动所述第二电路并且当所述输入信号具有所述第一逻辑电平时禁用所述第二电路。

8.根据权利要求7所述的电子设备，其特征在于，所述启动电路包括第一反相器和第二反相器，所述第一反相器被耦合以接收所述输入信号以及输出所述输入信号的反相信号至所述第一电路，所述第二反相器被耦合至所述第一反相器以接收所述输入信号的反相信号以及输出所述输入信号的反相信号的反相信号至所述第二电路。

9.根据权利要求2所述的电子设备，其特征在于，所述第一电路包括：

第一晶体管，与所述变换电路的输出晶体管成电流镜关系，使得所述输入电流能够从其中流过；

第一节点；

第二晶体管，被配置成当所述输入信号具有所述第一逻辑电平时，选择性地允许经过所述第一晶体管的所述输入电流的流流经所述第二晶体管并且进入所述第一节点中；

其中所述第一电容器被配置成由流经所述第一节点的所述输入电流充电；以及

比较器，被配置成将所述第一节点处的电压与所述阈值电压进行比较并且当所述第一节点处的电压超过所述阈值电压时生成所述输出控制信号；

其中所述第一节点处的电压是跨所述第一电容器的所述第一电压。

10.根据权利要求9所述的电子设备，其特征在于，还包括第一电流吸收电路，被配置成基于具有所述第二逻辑电平的所述输入信号而从所述第一节点吸收电流。

11.根据权利要求10所述的电子设备，其特征在于，所述第一电流吸收电路包括：

第三晶体管，包括第一NMOS晶体管，所述第一NMOS晶体管具有被耦合至接地的源极、被耦合至所述第一节点的漏极、以及被耦合以接收所述输入信号的反相信号的栅极；以及

第四晶体管，包括第二NMOS晶体管，所述第二NMOS晶体管具有被耦合至接地的源极、被耦合至所述第一节点的漏极、以及被耦合至所述信号输出的栅极。

12.根据权利要求9所述的电子设备，其特征在于：

所述第一晶体管包括第一PMOS晶体管，所述第一PMOS晶体管具有被耦合至电源的源极、漏极以及被耦合至所述输出晶体管的栅极的栅极；以及

所述第二晶体管包括第二PMOS晶体管，所述第二PMOS晶体管具有被耦合至所述第一PMOS晶体管的漏极的源极、被耦合至所述第一电容器的漏极、以及被耦合至所述输入信号的反相信号的栅极。

13.根据权利要求2所述的电子设备，其特征在于，所述第二电路包括：

第五晶体管，与所述变换电路的输出晶体管成电流镜关系，使得所述输入电流能够从其中流过；

第二节点；

第六晶体管，被配置成当所述输入信号具有所述第二逻辑电平时，选择性地允许经过所述第五晶体管的所述输入电流的流流经所述第六晶体管并且进入所述第二节点中；

比较器，被配置成将所述第二节点处的电压与所述阈值电压进行比较并且当所述第二节点处的电压超过所述阈值电压时生成所述输出复位信号；

其中所述第二节点处的电压是跨所述第二电容器的所述第二电压。

14.根据权利要求13所述的电子设备，其特征在于，还包括第二电流吸收电路，被配置成基于具有所述第一逻辑电平的所述输入信号而从所述第二节点吸收电流。

15.根据权利要求14所述的电子设备，其特征在于，所述第二电流吸收电路包括：

第七晶体管，包括第三NMOS晶体管，所述第三NMOS晶体管具有被耦合至所述第二节点的漏极、被耦合至接地的源极、以及被耦合至所述输入信号的栅极。

16.根据权利要求13所述的电子设备，其特征在于：

所述第五晶体管包括第三PMOS晶体管，所述第三PMOS晶体管具有被耦合至电源的源极、漏极、以及被耦合至所述输出晶体管的栅极的栅极；

所述第六晶体管包括第四PMOS晶体管，所述第四PMOS晶体管具有被耦合至所述第五晶体管的漏极的源极、被耦合至所述第二节点的漏极、以及被耦合至时钟信号的栅极。