CN205050131U - 一种支持多路系统任意处理启动及高冗余度的电路 - Google Patents
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- 230000005540 biological transmission Effects 0.000 claims description 12
- 230000026676 system process Effects 0.000 claims description 10
- 238000000605 extraction Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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Abstract
本实用新型提供一种支持多路系统任意处理启动及高冗余度的电路，属于计算机系统电路设计领域。其结构包括CPU？0、CPU？1、CPU？2及CPU？3四颗处理器，每颗处理器支持两组快速通道互联QPI，每颗处理器间通过QPI链路进行连接，从每颗处理器内部引出1条DMI总线分别连接至PCIe？Switch芯片上，PCIe？Switch芯片再经DMI总线与PCH控制芯片Patssburg连接。本实用新型通过设计一个基于PCIe？Switch芯片的逻辑电路，在多路系统中实现每个处理器的DMI链路与PCH控制芯片的共享式访问，不但使多路系统可以从任意的处理器CPU上启动，而且更重要的是在多路系统中可实现任意CPU出现物理故障后，不会影响系统的启动和运行，提高整个多路系统的冗余性和安全性。
Description
技术领域
本实用新型涉及计算机系统电路设计领域，具体地说是提供一种面向多路系统支持系统中任意处理启动及高冗余度的电路。
背景技术
在目前传统的计算机电路设计中，处理器与PCH控制芯片间都是通过1组DMI总线直接相连，而DMI总线从信号的Serdes角度看还是基于PCIe的链路进行信号的传输。而在随着数据量的增长，以往单路或双路的服务器已经无法满足市场对高速数据增长的需求，多路服务器系统中会支持更多的物理处理单元，更能胜任对大数据量处理的要求。
在传统的计算多路系统电路设计中，通常将PCH控制芯片与系统中的第一颗处理器进行连接，尤其在多路系统中会设计至少4颗处理器，在电路上会将第一颗处理器CPU0与PCH控制芯片相连，这样的优点是当系统不瞒配处理器时，系统可以从第一颗处理上启动，这样可以保证客户的投资，同时硬件电路设计逻辑简单。具体的，如附图1所示，传统多路系统的电路设计框图中，只有处理器CPU0通过DMI总线与PCH控制芯片进行连接，之所以传统的电路是这样设计，主要是PCH控制芯片在物理设计时只设计1组DMI链路进行连接，因此无法实现多处理器与PCH的同时连接。这样导致多路系统在启动时必须搭配CPU0位置的处理器，搭配其他位置处理器则导致没有DMI链路与PCH控制芯片进行连接，造成系统无法启动，同时如果系统第一颗处理器CPU0位置的处理器出现故障，将直接导致PCH控制芯片与其他处理器无法通信，使系统无法启动或系统直接出现故障，将直接影响客户应用的运行，造成巨大的经济损失。
发明内容
本实用新型的技术任务是针对现有技术的不足，提供一种面向多路系统支持系统中任意处理启动及高冗余度的电路，以克服现有PCH控制芯片的DMI总线只有1组，无法同时连接多个物理的处理单元，在系统启动及冗余性方面存在着很大缺陷的问题。
为了实现上述目的，本实用新型设计时突破传统的电路设计中将通用处理器用于引出的DMI链路直接与PCH控制芯片直接连接的方式，设计一个基于PCIeSwitch芯片的逻辑电路，在多路系统中实现每个处理器的DMI链路与PCH控制芯片的共享式访问，不但使多路系统可以从任意的处理器CPU上启动，而且更重要的是在多路系统中可实现任意处理器CPU出现物理故障后，不会影响系统的启动和运行，提高整个多路系统的冗余性和安全性。
本实用新型解决其技术问题所采用的技术方案是：
一种支持多路系统任意处理启动及高冗余度的电路，包括CPU0、CPU1、CPU2及CPU3四颗处理器，每颗处理器支持两组快速通道互联QPI，每颗处理器间通过QPI链路进行连接，从每颗处理器内部引出1条DMI总线分别连接至PCIeSwitch芯片上，PCIeSwitch芯片再经DMI总线与PCH控制芯片Patssburg连接，PCH控制芯片Patssburg设计连接BMC芯片、磁盘设备、USB设备及PowervilleI350网络芯片。
所述BMC芯片具有一个SPI总线接口，该SPI总线接口与BIOS芯片相连，BMC芯片通过12C总线连接复杂可编程逻辑器件CPLD相连，BMC芯片经Broadcom54610及FCIConnerter与计算机相连接。
所述PCH控制芯片Patssburg上引出两个SATA6Gb/s传输接口，每个SATA6Gb/s传输接口分别连接到相应的mSATA上，PCH控制芯片Patssburg上引出四个SATA3Gb/s传输接口，每个SATA3Gb/s传输接口分别连接到相应的SAS/SSD/PCIeSSD上。
所述处理器CPU1、CPU2及CPU3各引出两条PCIeGen3x8信号线，每条PCIeGen3x8信号线对应连接至PCIeGen3x8Slot，处理器CPU1、CPU2及CPU3各引出一条PCIeGen3x16信号线，每条PCIeGen3x16信号线对应连接至PCIeGen3x16Slot。
所述DMI总线采用DMI3.0总线。
本实用新型的一种支持多路系统任意处理启动及高冗余度的电路，与现有技术相比，所产生的有益效果是：
本实用新型采用了一种新型的电路设计，不但保留在原有系统不瞒配处理器的情况下，可搭配1颗处理器启动的功能，而且此处理器可以任意的选择，并不局限在传统的必须搭配在CPU0的位置，CPU配置的灵活性有了大幅的提供，而且更重要的是在多路系统中可实现任意CPU出现物理故障后，不会影响系统的启动和运行，提高整个多路系统的冗余性和安全性。
附图说明
附图1是传统计算多路系统的电路设计原理框图；
附图2为本实用新型多路系统的电路设计原理框图。
具体实施方式
下面结合附图2，对本实用新型的一种支持多路系统任意处理启动及高冗余度的电路作以下详细说明。
如附图2所示，本实用新型的一种支持多路系统任意处理启动及高冗余度的电路，包括CPU0、CPU1、CPU2及CPU3四颗处理器，每颗处理器支持两组快速通道互联QPI，每颗处理器间通过QPI链路进行连接，通过通过QPI链路每个处理间可以实现直接、高速的数据访问。从每颗处理器内部引出1条DMI3.0总线分别连接至PCIeSwitch芯片上，PCIeSwitch芯片再经DMI3.0总线与PCH控制芯片Patssburg连接。PCH控制芯片Patssburg主要对板上的低速设备进行控制，如BMC芯片、磁盘设备、USB设备及PowervilleI350网络芯片。
设计时，将BMC芯片的SPI总线接口与BIOS芯片进行连接，BMC芯片通过12C总线与复杂可编程逻辑器件CPLD相连，BMC芯片经Broadcom54610及FCIConnerter与计算机相连接。PCH控制芯片Patssburg上引出两个SATA6Gb/s传输接口，每个SATA6Gb/s传输接口分别连接到相应的mSATA上，PCH控制芯片Patssburg上引出四个SATA3Gb/s传输接口，每个SATA3Gb/s传输接口分别连接到相应的SAS/SSD/PCIeSSD上，从处理器CPU0上引出一条PCIeGen3x8的信号连接到SASMezz上，从处理器CPU1、CPU2及CPU3各引出两条PCIeGen3x8信号线，每条PCIeGen3x8信号线对应连接至PCIeGen3x8Slot，从处理器CPU1、CPU2及CPU3各引出一条PCIeGen3x16信号线，每条PCIeGen3x16信号线对应连接至PCIeGen3x16Slot。
通过上述的电路设计，多路系统中的任意处理都可以通过DMI总线及PCIeSwitch芯片，实现与PCH控制芯片的直接通信，可以实现系统在搭配1颗处理器情况下启动的功能，并且此处理器可以任意的选择，并不局限在传统的必须搭配在CPU0的位置，CPU配置的灵活性有了大幅的提高，并而且更重要的是在多路系统中可实现任意CPU出现物理故障后，还有其他处理器通过DMI总线来对PCH控制芯片及以下的电路进行控制，因而不会影响系统的启动和运行，提高整个多路系统的冗余性和安全性。
Claims (5)
1.一种支持多路系统任意处理启动及高冗余度的电路，其特征在于，包括CPU0、CPU1、CPU2及CPU3四颗处理器，每颗处理器支持两组快速通道互联QPI，每颗处理器间通过QPI链路进行连接，从每颗处理器内部引出1条DMI总线分别连接至PCIeSwitch芯片上，PCIeSwitch芯片再经DMI总线与PCH控制芯片Patssburg连接，PCH控制芯片Patssburg设计连接BMC芯片、磁盘设备、USB设备及PowervilleI350网络芯片。
2.根据权利要求1所述的一种支持多路系统任意处理启动及高冗余度的电路，其特征在于，所述BMC芯片具有一个SPI总线接口，该SPI总线接口与BIOS芯片相连，BMC芯片通过12C总线连接复杂可编程逻辑器件CPLD相连，BMC芯片经Broadcom54610及FCIConnerter与计算机相连接。
3.根据权利要求1或2所述的一种支持多路系统任意处理启动及高冗余度的电路，其特征在于，所述PCH控制芯片Patssburg上引出两个SATA6Gb/s传输接口，每个SATA6Gb/s传输接口分别连接到相应的mSATA上，PCH控制芯片Patssburg上引出四个SATA3Gb/s传输接口，每个SATA3Gb/s传输接口分别连接到相应的SAS/SSD/PCIeSSD上。
4.根据权利要求1或2所述的一种支持多路系统任意处理启动及高冗余度的电路，其特征在于，所述处理器CPU1、CPU2及CPU3各引出两条PCIeGen3x8信号线，每条PCIeGen3x8信号线对应连接至PCIeGen3x8Slot，处理器CPU1、CPU2及CPU3各引出一条PCIeGen3x16信号线，每条PCIeGen3x16信号线对应连接至PCIeGen3x16Slot。
5.根据权利要求1或2所述的一种支持多路系统任意处理启动及高冗余度的电路，其特征在于，所述DMI总线采用DMI3.0总线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201520669095.6U CN205050131U (zh) | 2015-08-31 | 2015-08-31 | 一种支持多路系统任意处理启动及高冗余度的电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201520669095.6U CN205050131U (zh) | 2015-08-31 | 2015-08-31 | 一种支持多路系统任意处理启动及高冗余度的电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN205050131U true CN205050131U (zh) | 2016-02-24 |
Family
ID=55343687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201520669095.6U Expired - Fee Related CN205050131U (zh) | 2015-08-31 | 2015-08-31 | 一种支持多路系统任意处理启动及高冗余度的电路 |
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| Country | Link |
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| CN (1) | CN205050131U (zh) |
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