CN204760039U - 一种基于忆阻器的三维结构存储器 - Google Patents
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Abstract
本实用新型涉及存储器技术领域，公开了一种基于忆阻器的三维结构存储器，包括存储器基体、控制电路和地址缓冲装置，所述控制电路设置于存储器基体内，所述地址缓冲装置与控制电路电性连接，还包括地址译码装置及与地址译码装置电性连接的阵列存储装置，所述地址译码装置与地址缓冲装置电性连接，所述阵列存储装置还连接有放大电路，所述放大电路连接有输出缓冲器；本三维结构存储器采用忆阻器作为存储介质，利用忆阻器的堆栈特性，实现大容量的存储，而且，由于忆阻器的能耗低，使整体的存储器能耗大幅下降，本存储器还具有结构简单的优点。
Description
技术领域
本实用新型涉及存储器结构技术领域，尤其涉及一种基于忆阻器的三维结构存储器。
背景技术
摩尔定律表明半导体芯片上集成的晶体管的数量每18个月会翻一番。但是，随着单位面积上集成的晶体管数目越来越多，晶体管的尺寸越来越小，接近物理极限，另外，集成数量越多的晶体管，其发热量越大，易导致芯片无法正常工作，这些问题使得摩尔定律面临着巨大的挑战。越来越多科学家认为，随着更多集成数量的晶体管，见证半导体工业长达半个世纪的“摩尔定律”将迎来物理极限的大考验。因此采用传统COMS器件作为存储器逻辑单元并采用交叉杆阵列设计的存储器在进一步大幅提高存储容量上将受到极大的限制，有鉴于此，发明人提出了一种基于忆阻器的三维结构存储器。
发明内容
本实用新型的目的在于针对现有技术的不足，提供一种基于忆阻器的三维结构存储器，它具有结构简单、存储容量大和能耗低的优点。
为实现上述目的，本实用新型的一种基于忆阻器的三维结构存储器，包括存储器基体、控制电路和地址缓冲装置，所述控制电路设置于存储器基体内，所述地址缓冲装置与控制电路电性连接，还包括地址译码装置及与地址译码装置电性连接的阵列存储装置，所述地址译码装置与地址缓冲装置电性连接，所述阵列存储装置还连接有放大电路，所述放大电路连接有输出缓冲器。
进一步的，所述阵列存储装置包括若干个三维存储片，所述若干个三维存储片以矩阵串连或并联，所述三维存储片包括若干个忆阻器存储单元，若干个忆阻器存储单元以三维堆栈架构。
进一步的，所述忆阻器存储单元的尺寸为30nmx30nm。
进一步的，所述地址缓冲装置包括X向地址缓冲器、Y向地址缓冲器和Z向地址缓冲器，所述X向地址缓冲器、Y向地址缓冲器和Z向地址缓冲器分别与控制电路电性连接。
优选的是，所述地址译码装置包括X向译码器、Y向译码器和Z向译码器，所述X向译码器与X向地址缓冲器电性连接，所述Y向译码器与Y向地址缓冲器电性连接，所述Z向译码器与Z向地址缓冲器电性连接，X向译码器、Y向译码器和Z向译码器分别与控制电路电性连接。
进一步的，所述忆阻器存储单元包括从上至下依次设置的上电极、存储介质层、下电极和用于引导出下电极的下电极引导层。
优选的是，所述存储介质层包括从上至下依次叠加的N型半导体层和P型半导体层，所述N型半导体层通过金属Pt纳米线与上电极电连接，所述P型半导体层通过金属Pt纳米线与下电极电连接。
进一步的，所述N型半导体层、P型半导体层分别可为Ag、Ti、Cu、Ta、W、Pt、Au、TiW和氧化石墨烯中的任意一种材料制成。
优选的是，所述N型半导体层、P型半导体层的厚度为60~300nm之间。
本实用新型的有益效果：与现有技术相比，本实用新型的一种基于忆阻器的三维结构存储器，包括存储器基体、控制电路和地址缓冲装置，所述控制电路设置于存储器基体内，所述地址缓冲装置与控制电路电性连接，还包括地址译码装置及与地址译码装置电性连接的阵列存储装置，所述地址译码装置与地址缓冲装置电性连接，所述阵列存储装置还连接有放大电路，所述放大电路连接有输出缓冲器；本三维结构存储器采用忆阻器作为存储介质，利用忆阻器的堆栈特性，实现大容量的存储，而且，由于忆阻器的能耗低，使整体的存储器能耗大幅下降，本存储器还具有结构简单的优点。
附图说明
图1为本实用新型的结构示意图。
图2为本实用新型的忆阻器的反应机理示意图之一。
图3为本实用新型的忆阻器的反应机理示意图之二。
图4为本实用新型的忆阻器的电流电压（IV）曲线示意图。
附图标记包括：
上电极—1，存储介质层—2，下电极—3，下电极引导层—4.。
具体实施方式
下面结合附图对本实用新型进行详细的说明。
参见图1至图4，一种基于忆阻器的三维结构存储器，包括存储器基体、控制电路和地址缓冲装置，所述控制电路设置于存储器基体内，所述地址缓冲装置与控制电路电性连接，还包括地址译码装置及与地址译码装置电性连接的阵列存储装置，所述地址译码装置与地址缓冲装置电性连接，所述阵列存储装置还连接有放大电路，所述放大电路连接有输出缓冲器；本存储器的工作原理是：数据输入至地址缓冲装置，在控制电路的控制下，地址缓冲装置对数据的传输速度进行转换，然后通过地址译码装置对数据进行译码，数据译码后由控制电路将数据传送给阵列存储装置进行存储；当需要读取存储的数据时，控制电路发出读取指令，地址译码装置根据指令进行寻址，然后将阵列存储装置中对应存储的数据取出，数据传输至放大电路，最后输出至输出缓冲器由相应的端口输出即可。由于本三维结构存储器采用忆阻器作为存储介质，利用忆阻器的堆栈特性，实现大容量的存储，忆阻器能提供海量存储能力，对于半节距为10nm的忆阻器设备其存储容量可以高达110GB/cm2，而且，由于忆阻器的能耗低，单位能耗值1pJ/bit以下，使整体的存储器能耗大幅下降，本存储器还具有结构简单的优点。
在本技术方案中，所述阵列存储装置包括若干个三维存储片，所述若干个三维存储片以矩阵串连或并联，所述三维存储片包括若干个忆阻器存储单元，若干个忆阻器存储单元以三维堆栈架构。也就是说将若干个忆阻器以三维架构堆栈，这样，当数据写入时，数据以三维的方式存储至三维存储片；如当前的三维存储片数据存满后，在控制电路的作用下，数据继续写入至另一三维存储片中。
现有的晶体管最新制程工艺在45nmx45nm，而在本技术方案中，所述忆阻器存储单元的尺寸为30nmx30nm；该尺寸为平面长宽尺寸，这种忆阻器存储单元相对于晶体管来说具有更高的集成度。
进一步的说，所述地址缓冲装置包括X向地址缓冲器、Y向地址缓冲器和Z向地址缓冲器，所述X向地址缓冲器、Y向地址缓冲器和Z向地址缓冲器分别与控制电路电性连接。当有数据写入时，控制电路发出指令将数据分别分发至X向地址缓冲器、Y向地址缓冲器和Z向地址缓冲器，以便于控制电路以相应的速度将数据存入三维存储片中。
在本技术方案中，所述地址译码装置包括X向译码器、Y向译码器和Z向译码器，所述X向译码器与X向地址缓冲器电性连接，所述Y向译码器与Y向地址缓冲器电性连接，所述Z向译码器与Z向地址缓冲器电性连接，X向译码器、Y向译码器和Z向译码器分别与控制电路电性连接。当数据经X向地址缓冲器、Y向地址缓冲器和Z向地址缓冲器写入时，其相应的数据需要编译三维存储片中的地址，此时，所述X向译码器、Y向译码器和Z向译码器提供存储地址，控制电路根据存储地址将数据写入；同时，当读出数据时，控制电路发出读取指令，所述X向译码器、Y向译码器和Z向译码器根据指令进行寻址，控制电路再根据存储地址取出数据。
数据在存储时，通常是转换为二进制码进行存储，在存储中具体的表示形式为“1”和“0”，在本技术方案中，所述忆阻器存储单元包括从上至下依次设置的上电极1、存储介质层2、下电极3和用于引导出下电极3的下电极引导层4。本忆阻器工作时，在加载电流或电压后，存储介质层2内部的高低电阻状态发生改变；进一步定义高阻值、低阻值对应“1”、“0”，从而实现数据存储。
作为进一步的改进，所述存储介质层2包括从上至下依次叠加的N型半导体层和P型半导体层，所述N型半导体层通过金属Pt纳米线与上电极1电连接，所述P型半导体层通过金属Pt纳米线与下电极3电连接。
进一步的，所述N型半导体层、P型半导体层分别可为Ag、Ti、Cu、Ta、W、Pt、Au、TiW和氧化石墨烯中的任意一种材料制成，当然，作为优选，所述存储介质层2为氧化石墨烯（英文为：grapheneoxide，简称GO），即所述上电极1、存储介质层2、下电极3分别为AL、GO、AL；经过多次实验发现，利用AL/ITO（金属氧化物）或AL/Pt为上电极1、下电极3的组合时，阻变特性更稳定；由于氧化石墨烯其带隙可调，可以在室温条件下加工，可更广泛的用于本存储器中，具体地说，氧化石墨烯带隙的变化使其可以由绝缘体向半导体转变，而温度对氧化石墨烯的影响小，较大的费米速度和低接触电阻则有助于进一步减小器件响应时间，超高频率的操作响应特性使其数据读写速度更快。
在本技术方案中，所述N型半导体层、P型半导体层的厚度为60~300nm之间。当然，在实际应用中，所述N型半导体层为70±5nm，所述P型半导体层为80nm±5为最佳，在该范围值内，可以更好的保证薄膜的连续引出，而且还可以保证厚度适中。
以上内容仅为本实用新型的较佳实施例，对于本领域的普通技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，本说明书内容不应理解为对本实用新型的限制。
Claims (9)
1.一种基于忆阻器的三维结构存储器，包括存储器基体、控制电路和地址缓冲装置，所述控制电路设置于存储器基体内，所述地址缓冲装置与控制电路电性连接，其特征在于：还包括地址译码装置及与地址译码装置电性连接的阵列存储装置，所述地址译码装置与地址缓冲装置电性连接，所述阵列存储装置还连接有放大电路，所述放大电路连接有输出缓冲器。
2.根据权利要求1所述的一种基于忆阻器的三维结构存储器，其特征在于：所述阵列存储装置包括若干个三维存储片，所述若干个三维存储片以矩阵串连或并联，所述三维存储片包括若干个忆阻器存储单元，若干个忆阻器存储单元以三维堆栈架构。
3.根据权利要求2所述的一种基于忆阻器的三维结构存储器，其特征在于：所述忆阻器存储单元的尺寸为30nmx30nm。
4.根据权利要求1所述的一种基于忆阻器的三维结构存储器，其特征在于：所述地址缓冲装置包括X向地址缓冲器、Y向地址缓冲器和Z向地址缓冲器，所述X向地址缓冲器、Y向地址缓冲器和Z向地址缓冲器分别与控制电路电性连接。
5.根据权利要求4所述的一种基于忆阻器的三维结构存储器，其特征在于：所述地址译码装置包括X向译码器、Y向译码器和Z向译码器，所述X向译码器与X向地址缓冲器电性连接，所述Y向译码器与Y向地址缓冲器电性连接，所述Z向译码器与Z向地址缓冲器电性连接，X向译码器、Y向译码器和Z向译码器分别与控制电路电性连接。
6.根据权利要求2所述的一种基于忆阻器的三维结构存储器，其特征在于：所述忆阻器存储单元包括从上至下依次设置的上电极（1）、存储介质层（2）、下电极（3）和用于引导出下电极（3）的下电极引导层（4）。
7.根据权利要求6所述的一种基于忆阻器的三维结构存储器，其特征在于：所述存储介质层（2）包括从上至下依次叠加的N型半导体层和P型半导体层，所述N型半导体层通过金属Pt纳米线与上电极（1）电连接，所述P型半导体层通过金属Pt纳米线与下电极（3）电连接。
8.根据权利要求7所述的一种基于忆阻器的三维结构存储器，其特征在于：所述N型半导体层、P型半导体层分别可为Ag、Ti、Cu、Ta、W、Pt、Au、TiW和氧化石墨烯中的任意一种材料制成。
9.根据权利要求7所述的一种基于忆阻器的三维结构存储器，其特征在于：所述N型半导体层、P型半导体层的厚度为60~300nm之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201520542506.5U CN204760039U (zh) | 2015-07-24 | 2015-07-24 | 一种基于忆阻器的三维结构存储器 |
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| CN201520542506.5U CN204760039U (zh) | 2015-07-24 | 2015-07-24 | 一种基于忆阻器的三维结构存储器 |
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| Publication Number | Publication Date |
|---|---|
| CN204760039U true CN204760039U (zh) | 2015-11-11 |
Family
ID=54474721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201520542506.5U Active CN204760039U (zh) | 2015-07-24 | 2015-07-24 | 一种基于忆阻器的三维结构存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN204760039U (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104978996A (zh) * | 2015-07-24 | 2015-10-14 | 广东科技学院 | 一种基于忆阻器的三维结构存储器 |
| US10034077B2 (en) | 2015-12-29 | 2018-07-24 | Goertek Inc. | Earphone control method, earphone control system and earphone |
| US10109163B2 (en) | 2015-12-31 | 2018-10-23 | Goertek Inc. | Tactile vibration control system and method for smart terminal |
| US10122310B2 (en) | 2015-12-31 | 2018-11-06 | Goertek Inc. | Tactile vibration control system and method for smart terminal |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104978996A (zh) * | 2015-07-24 | 2015-10-14 | 广东科技学院 | 一种基于忆阻器的三维结构存储器 |
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