CN204615807U - 一种数字锁相倍频装置 - Google Patents

Abstract

本实用新型公开了一种数字锁相倍频装置，属于电子技术领域。所述装置包括：PLL、与PLL的输入端相连的DDS和综合模块、与PLL的输出端相连的功率控制模块、与功率控制模块的输出端连接的物理系统、与物理系统的输出端连接的MCU和与DDS的输入端相连的信号输出模块，MCU的输出端分别连接信号输出模块的输入端、DDS的输入端、功率控制模块的输入端和PLL的输入端，信号输出模块的输出端与综合模块的输入端连接。本实用新型通过在PLL进行锁相倍频之前加入DDS，由于DDS模块本身可以减小装置步进，提高频率分辨率，便于对信号的频率进行微调，以保证输入PLL中的信号频率的准确性，有利于保证整机稳定度。

Description

一种数字锁相倍频装置

技术领域

本实用新型涉及电子技术领域，特别涉及一种数字锁相倍频装置。

背景技术

数字锁相倍频技术主要通过锁相环实现，锁相环是一个负反馈系统，它通过将外部接收的参考信号与自身输出的输出信号的相位进行比较后，输出一个用于调节和控制自身输出的输出信号的负反馈的信号，使整个系统达到稳定状态。常用的电荷泵锁相环倍频的工作原理是锁相环输出端的VCO(VoltageControlled Oscillator，压控振荡器)的输出信号经过N分频器后与参考信号经过R分频器后同时输入鉴相器中，鉴相器对两个信号进行相位比较后输出一个与两个信号相位差相关的控制信号，该控制信号控制电荷泵输出相应的电流，该电流经过低通环路滤波器后变成控制电压，该控制电压加到VCO的压控端对VCO的输出频率进行控制，最终输入鉴相器的参考信号的R分频信号与VCO输出的N分频信号相位差保持恒定，即频率相同，环路达到稳定状态完成倍频，其中倍频倍数为N/Ra，a为任意正整数，称倍频次数。

在实现本实用新型的过程中，发明人发现现有技术至少存在以下问题：

采用前述数字锁相倍频技术对微波信号源进行锁相倍频时，实际应用中输入锁相环的微波信号(即接收的外部输出的参考信号)的频率在锁相倍频的过程中会发生微小的变化，从而引起倍频结果不准确，影响了整机稳定度。

实用新型内容

为了解决现有技术的问题，本实用新型实施例提供了一种数字锁相倍频装置，技术方案如下：

本实用新型实施例提供了一种数字锁相倍频装置，所述装置包括：锁相环PLL、与所述PLL的输入端相连的直接数字频率合成器DDS和综合模块、与所述PLL的输出端相连的功率控制模块、与所述功率控制模块的输出端连接的物理系统、与所述物理系统的输出端连接的微控制器MCU和与所述DDS的输入端相连的信号输出模块，所述MCU的输出端分别连接所述信号输出模块的输入端、所述DDS的输入端、所述功率控制模块的输入端和所述PLL的输入端，所述信号输出模块的输出端还与所述综合模块的输入端连接。

优选地，所述信号输出模块为温度补偿压控晶体振荡器TCVCXO。

进一步地，所述PLL包括鉴相器、电荷泵、环路滤波器、压控振荡器VCO和分频器，所述鉴相器的输入端与所述DDS的输出端连接，所述鉴相器的输出端与所述电荷泵的输入端连接，所述电荷泵的输出端与所述环路滤波器的输入端连接，所述环路滤波器的输出端与所述VCO的输出端连接，所述VCO的输出端分别与所述分频器的输入端、所述功率控制模块的输入端连接，且所述分频器的输出端与所述鉴相器的输入端连接。

进一步地，所述PLL还包括倍频器，所述VCO的输出端通过所述倍频器与所述功率控制模块的输入端连接。

更进一步地，从所述DDS一侧开始，所述倍频器包括依次连接的相关脉冲产生模块、一级滤波器、一级放大器、二级滤波器和二级放大器。

进一步地，所述PLL还包括混频器，所述倍频器的输出端通过所述混频器与所述功率控制模块的输入端连接，所述综合模块的输出端与所述混频器的输入端连接。

更进一步地，从所述DDS一侧开始，所述混频器包括依次连接的合成匹配网络、混合器和腔体滤波器。

可选地，所述物理系统包括鉴频器。

进一步地，所述功率控制模块为功率放大器。

可选地，所述MCU与所述功率控制模块之间设有数字模拟转换器DAC。

本实用新型实施例提供的技术方案的有益效果是：

通过在PLL进行锁相倍频之前加入DDS，使信号输出模块输出的信号通过DDS模块的合成后再输入PLL，由于DDS模块本身可以减小装置步进，提高频率分辨率，便于对信号的频率进行微调，以保证输入PLL中的信号频率的准确性，从而有利于保证整机稳定度。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例一提供的一种数字锁相倍频装置结构示意图；

图2是本实用新型实施例一提供的PLL的结构示意图；

图3是本实用新型实施例一提供的倍频器的结构示意图；

图4是本实用新型实施例一提供的混频器的结构示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

实施例一

本实用新型实施例提供了一种数字锁相倍频装置，参见图1，该装置包括：PLL(Phase Locked Loop，锁相环)1、与PLL 1的输入端相连的DDS(Digital Directfrequency Synthesis，直接数字频率合成器)2和综合模块3、与PLL 1的输出端相连的功率控制模块4、与功率控制模块4的输出端连接的物理系统5、与物理系统5的输出端连接的MCU(Micro Controller Unit，微控制器)6和与DDS 2的输入端相连的信号输出模块7，MCU 6的输出端分别连接信号输出模块7的输入端、DDS 2的输入端、功率控制模块4的输入端和PLL 1的输入端，信号输出模块7的输出端还与综合模块3的输入端连接。

实现时，信号输出模块7可以为TCVCXO(Temperature Compensation VoltageControlled Crystal Oscillator，温度补偿压控晶体振荡器)，TCVCXO具有极好的温度和频率稳定性能，稳定度可达±0.5ppm，可提供频率稳定的信号。

一方面，信号输出模块7输出频率为10MHz的信号，该信号通过DDS 2合成为40MHz的参考信号后输入PLL 1，该参考信号经PLL 1倍频至微波段，最后由功率控制模块4对微波功率进行适当调整后输出至物理系统5。另一方面，信号输出模块7输出10MHz的信号经综合模块3后输出114.6875MHz±ΔF的信号亦送至PLL 1，其中，±ΔF为FSK(Frequency Shift Keying，频移键控)调制。

参见图2，在本实施例中，PLL 1可以包括倍频器11、混频器12、鉴相器13、电荷泵14、环路滤波器15、VCO(Voltage Controlled Oscillator，压控振荡器)16和分频器17，鉴相器13的输入端与DDS 2的输出端连接，鉴相器13的输出端与电荷泵14的输入端连接，电荷泵14的输出端与环路滤波器15的输入端连接，环路滤波器15的输出端与VCO 16的输出端连接，VCO 16的输出端分别与分频器17的输入端、倍频器11的输入端连接，且分频器17的输出端与鉴相器13的输入端连接，倍频器11的输出端通过混频器12与功率控制模块4的输入端连接，综合模块3的输出端也与混频器12的输入端连接。

参见图3，从DDS 2一侧开始，倍频器11可以包括依次连接的相关脉冲产生模块111、一级滤波器112、一级放大器113、二级滤波器114和二级放大器115。其中，倍频器11的输入端的信号频率为40MHz，倍频器11的输出端的信号的频率为240MHz。具体地，DDS 2输出的40MHz的频率信号送至相关脉冲产生模块111生成倍频后的240MHz的频率信号，经一级滤波器112滤波后得到较纯的单频信号，再经后续一级放大器113、二级滤波器114、二级放大器115的作用后产生所需的倍频240MHz的信号，并送至混频器12。

在现有技术中，倍频器11的附加相位噪声可以等效于一个寄生小调相，该附加相位噪声最终会通过频率控制环路恶化整机稳定度。在本实施例中采用DDS对信号频率进行微调，使倍频输入信号零点与输出倍频脉冲的起始点紧密耦合在一起，且倍频脉冲极窄，因此，它的相噪低，高次谐波丰富，主旁频抑制比大，效率高，从而使倍频器11对整机稳定度的负面影响忽略不计。其中，倍频器11的功能技术指标为：电源为15V(300mA)、输入40MHz的信号、输出240MHz的信号、输出功率为100mW、主旁频抑制比为－50dB、附加不稳定度为δ(1ms)≤1×10^-10,δ(1S)≤8×10^-13。

参见图4，从DDS 2一侧开始，混频器12可以包括依次连接的合成匹配网络121、混合器122和腔体滤波器123。实现时，混频器12输出带键控调频的6834.6875MHz±ΔF的频率信号。来自于倍频器11的240MHz的信号，和综合模块3的带键控调频的114.6875MHz±ΔF的频率信号共同输入合成匹配网络121中进行匹配，使负载与源阻抗相匹配，并使负载传输达到最大功率，匹配好的信号送至混合器122中，混合器122采用阶跃二极管完成微波混频，并经过腔体滤波器123的腔滤波方式得到带键控调频率的6834.6875MHz±ΔF微波频率信号，并经后级功率控制模块4进行功率放大后送至物理系统5。具体地，混频器12的功能技术指标为：输入240MHz的信号和114.6875MHz±ΔF的键控调频信号、输出6834.6875MHz±ΔF信号、输出功率为+4dBm。

参见图1，在本实施例中，MCU 6与功率控制模块4之间设有DAC(Digitalto analog converter，数字模拟转换器)8。功率控制模块4可以为功率放大器，其一方面对PLL 1输出的微波信号进行比例放大，另一方面接受MCU 6通过DAC 8对其进行的控制以改变最终输出至物理系统5中的微波信号的功率大小。容易理解地，物理系统5中的微波信号其频率由PLL 1决定、功率由MCU6通过DAC 8和功率控制模块4进行控制。

实现时，物理系统5通常包括一个鉴频器，例如，其可以为一个现有原子钟系统中的物理系统。具体地，物理系统5可以对功率控制模块4输出的微波信号的频率进行鉴频处理并获得鉴频信号送至MCU 6，同时MCU 6还可以根据鉴频信号对DDS 2的输出按修正量进行控制，从而实现整个装置的闭环。

需要说明的是，在实际应用中，还可以通过软件控制DDS 2中的频率控制字还能够对其输出信号进行FSK调制。

本实用新型实施例通过在PLL进行锁相倍频之前加入DDS，使信号输出模块输出的信号通过DDS模块的合成后再输入PLL，由于DDS模块本身可以减小装置步进，提高频率分辨率，便于对信号的频率进行微调，以保证输入PLL中的信号频率的准确性，从而有利于保证整机稳定度。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种数字锁相倍频装置，其特征在于，所述装置包括：锁相环PLL、与所述PLL的输入端相连的直接数字频率合成器DDS和综合模块、与所述PLL的输出端相连的功率控制模块、与所述功率控制模块的输出端连接的物理系统、与所述物理系统的输出端连接的微控制器MCU和与所述DDS的输入端相连的信号输出模块，所述MCU的输出端分别连接所述信号输出模块的输入端、所述DDS的输入端、所述功率控制模块的输入端和所述PLL的输入端，所述信号输出模块的输出端还与所述综合模块的输入端连接。

2.根据权利要求1所述的装置，其特征在于，所述信号输出模块为温度补偿压控晶体振荡器TCVCXO。

3.根据权利要求1所述的装置，其特征在于，所述PLL包括鉴相器、电荷泵、环路滤波器、压控振荡器VCO和分频器，所述鉴相器的输入端与所述DDS的输出端连接，所述鉴相器的输出端与所述电荷泵的输入端连接，所述电荷泵的输出端与所述环路滤波器的输入端连接，所述环路滤波器的输出端与所述VCO的输出端连接，所述VCO的输出端分别与所述分频器的输入端、所述功率控制模块的输入端连接，且所述分频器的输出端与所述鉴相器的输入端连接。

4.根据权利要求3所述的装置，其特征在于，所述PLL还包括倍频器，所述VCO的输出端通过所述倍频器与所述功率控制模块的输入端连接。

5.根据权利要求4所述的装置，其特征在于，从所述DDS一侧开始，所述倍频器包括依次连接的相关脉冲产生模块、一级滤波器、一级放大器、二级滤波器和二级放大器。

6.根据权利要求4所述的装置，其特征在于，所述PLL还包括混频器，所述倍频器的输出端通过所述混频器与所述功率控制模块的输入端连接，所述综合模块的输出端与所述混频器的输入端连接。

7.根据权利要求6所述的装置，其特征在于，从所述DDS一侧开始，所述混频器包括依次连接的合成匹配网络、混合器和腔体滤波器。

8.根据权利要求1所述的装置，其特征在于，所述物理系统包括鉴频器。

9.根据权利要求1所述的装置，其特征在于，所述功率控制模块为功率放大器。

10.根据权利要求1所述的装置，其特征在于，所述MCU与所述功率控制模块之间设有数字模拟转换器DAC。