CN203870983U - 闪速存储器 - Google Patents

Abstract

本实用新型提供一种闪速存储器，具有控制器以及被控制器访问的存储器，其中，闪速存储器还设有复位信号输出引脚，控制器的复位引脚与复位信号输出引脚连接，复位引脚内设有复位电路，复位电路包括依次串联的第一电阻、第一开关、第二开关以及第二电阻，第一开关与第二开关由控制器控制开闭，复位信号输出引脚连接至第一开关与第二开关之间。本实用新型能确保嵌入式控制器与闪速存储器的同步通信。

Description

闪速存储器

技术领域

本实用新型涉及集成电路领域，具体地，是一种闪速存储器。 

背景技术

现在的便携式电子设备，诸如MP3音乐播放器、手机、平板电脑等大量使用嵌入式芯片，嵌入式芯片可以视为一个嵌入式系统，其包括一个嵌入式控制器以及非易失性存储器，通常使用闪速存储器(flash)作为非易失性存储器。现有的SPI闪速存储器是一种小容量、封装简单、使用方便、可重复烧录的非易失性存储器件，其存储容量由1MB到16MB不等，但生产成本随着容量的增大而迅速升高。 

现有的SPI闪速存储器需要迅速地响应嵌入式控制的读写请求，通常其存储结构为NOR Flash，因此也称作SPI NOR Flash。嵌入式芯片启动的时候，嵌入式控制器将存储在SPI NOR Flash中的程序读取到嵌入式控制器中，并在随机存储器(RAM)中运行。随着嵌入式芯片的功能越来越强大，需要存放在SPI NOR Flash里面的数据除了越来越庞大的程序，还有越来越多的音频和视频数据。现有的SPI NOR Flash的容量越来越难满足这个趋势要求。 

NAND Flash是一种大容量、低成本、可重复烧录的非易失性存储器件，但是NAND Flash访问方式复杂，需要强大的纠错能力，数据存储管理难度大，存储方式复杂。为了满足巨大的程序和数据容量需求。现有的一些嵌入式芯片采用NAND Flash替换了现有的SPI NOR Flash作为嵌入式芯片的非易失性存储器件，但嵌入芯片的生产成本因此而大幅增加，嵌入式芯片的开发难度也越来越大。 

为了解决存储容量和成本的矛盾，人们研发了一种称为SPI NAND Flash的SPI闪速存储器，将NAND Flash和控制器封装在一起，并应用到嵌入式芯片中。但因为NAND Flash的管理难度大，初始化时间长并且难以确定，加上SPI通信协议的局限性，嵌入式芯片的控制器通常难以确定第一次读SPI NAND Flash的时间，实现启动同步的难度很大，从而限制了SPI NAND Flash的应用范围。 

发明内容

本实用新型的主要目的是提供一种在嵌入式芯片启动时，可以被嵌入式控制器同步访问的闪速存储器。 

为了实现上述的主要目的，本实用新型提供的闪速存储器具有控制器以及被控制器访问的存储器，其中，闪速存储器还设有复位信号输出引脚，控制器的复位引脚与复位信号输出引脚连接，复位引脚内设有复位电路，复位电路包括依次串联的第一电阻、第一开关、第二开关以及第二电阻，第一开关与第二开关由控制器控制开闭，复位信号输出引脚连接至第一开关与第二开关之间。 

由上述方案可见，嵌入式系统启动后，在闪速存储器初始化过程中，控制器控制第一开关与第二开关的通断，使复位信号输出引脚输出低电平信号。待闪速存储器初始化结束后，控制器控制第一开关与第二开关的通断，使复位信号输出引脚输出高电平信号，嵌入式控制器即可以确定闪速存储器的初始化结束时间，从而确保闪速存储器可以被嵌入式控制器同步访问。 

进一步的方案是，复位信号输出引脚为复用引脚，且与闪速存储器的中止引脚或写保护引脚复用。 

由此可见，复位信号输出引脚与其他功能引脚复用，不增加闪速存储器的引脚数量，不会增加闪速存储器的生产成本。 

更进一步的方案是，第一开关为三极管或场效应管，第二开关为三极管或场效应管。 

可见，控制器通过控制三极管或场效应管的通断来实现第一开关与第二开关的开闭，两个开关的开闭控制简单、精确。 

更进一步的方案是，第一电阻的电阻值大于或小于第二电阻的电阻值，第一电阻与电源连接，第二电阻接地。

附图说明

图1是本实用新型闪速存储器实施例封装引脚结构图。 

图2是本实用新型闪速存储器实施例的内部电原理图。 

图3是本实用新型闪速存储器实施例中复位电路的电原理图。 

图4是本实用新型闪速存储器实施例中复位电路的在启动复位状态下的等效电路图。 

图5是本实用新型闪速存储器实施例中复位电路的在结束复位状态下的等效电路图。 

图6是本实用新型闪速存储器实施例中复位电路的在正常工作状态下的等效电路图。 

图7是本实用新型闪速存储器实施例与嵌入式控制器电连接的结构图。 

图8是本实用新型闪速存储器的复位信号输出方法实施例多个引脚的输出信号的时序图。 

以下结合附图及实施例对本实用新型作进一步说明。 

具体实施方式

本实用新型的闪速存储器主要应用在嵌入式系统中，嵌入式系统为嵌入式芯片，其具有嵌入式控制器以及闪速存储器，嵌入式控制器可以控制闪速存储器的工作，并且读取闪速存储器所存储的数据，且与闪速存储器同步工作。 

参见图1与图2，本实用新型的闪速存储器10具有控制器11以及存储器12，存储器12为Nand Flash，是一种非易失性存储器，控制器11通过控制总线、地址总线以及数据总线访问存储器12，读取存储在存储器12内的数据或者向存储器12写入数据。 

闪速存储器10的壳体外设有八个封装引脚，分别是片选引脚CSB1、通信时钟引脚CLK1、数据输入引脚SDI1、数据输出引脚SDO1、写保护引脚WPB1、复位中止复用引脚HOLDB1、电源引脚VDD1以及接地引脚GND1，闪速存储器10的八个封装引脚与嵌入式芯片的嵌入式控制器相应的引脚连接，以便嵌入式控制器访问闪速存储器10。本实施例中，复位中止复用引脚HOLDB1作为复用引脚，既可以作为复位信号输出引脚使用，又作为中止引脚使用，嵌入式控制器可以在不同阶段向复位中止复用引脚HOLDB1发出信号或接收来自复位中止复用引脚HOLDB1的信号。 

闪速存储器10的控制器11也设有八个引脚，分别是片选引脚CSB、通信时钟引脚CLK、数据输入引脚SDI、数据输出引脚SDO、写保护引脚WPB、复位中止复用引脚HOLDB、电源引脚VDD以及接地引脚GND，其中复位中止复用引脚HOLDB也是复用引脚，既作为复位引脚使用，又作为中止引脚使用。 

从图2可见，控制器11的每一个引脚与闪速存储器10对应的引脚连接，即控制器11的片选引脚CSB与闪速存储器10的片选引脚CSB1连接，控制器11的时钟引脚CLK与闪速存储器10的时钟引脚CLK1连接，控制器11的数据输入引脚SDI与闪速存储器10的数据输入引脚SDI1连接，控制器11数据输出引脚SDO与闪速存储器10的数据输出引脚SDO1连接，控制器11的写保护引脚WPB与闪速存储器10的写保护引脚WPB1连接，控制器11的复位中止复用引脚HOLDB与闪速存储器10的复位中止复用引脚HOLDB1连接。 

为了确保闪速存储器10精确地向嵌入式控制器输出复位信号，控制器11的复位中止复用引脚HOLDB内设有复位电路。如图3所示，复位电路包括电阻R1、作为开关器件的三极管T1、三极管T2以及电阻R2，电阻R1的第一端接电源VDD，第二端连接到三极管T1，三极管T1与三极管T2串联连接，且三极管T1、T2均由控制器11控制通断。闪速存储器10的复位中止复用引脚HOLDB1连接至三极管T1与三极管T2的连接处。电阻R2的第一端与三极管T2连接，第二端接地。当然，本实用新型的三极管T1、T2均可以使用场效应管替代。 

在闪速存储器10上电以及初始化过程中，控制器11控制三极管T1截止，并控制三极管T2导通，此时复位电路的等效电路如图4所示，图4中使用开关S1等效三极管T1，使用开关S2等效三极管T2。从图4可见，闪速存储器10初始化结束前，开关S1处于断开状态，开关S2处于导通状态，因此复位中止复用引脚HOLDB1输出的电平信号为低电平信号。 

在闪速存储器10初始化结束后，复位电路进入结束复位状态，此时等效电路如图5所示。控制器11控制三极管T1导通，并控制三极管T2截止，相当于开关S1闭合，开关S2断开，电源VDD通过开关S1向复位中止复用引脚HOLDB1输出高电平信号，因此复位中止复用引脚HOLDB1输出的电平信号为高电平信号。 

在闪速存储器10初始化结束后并进入正常工作状态时，控制器11控制三极管T1、T2同时截止，如图6所示，开关S1与开关S2均断开，此时复位中止复用引脚HOLDB1输出的电平信号为高阻态信号。可见，闪速存储器10的复位中止复用引脚HOLDB1在闪速存储器10初始化结束前、初始化结束后以及进入正常工作状态后输出的电平信号不相同，嵌入式控制器根据接收的电平信号即可以判断闪速存储器10当前的状态，便于与闪速存储器10同步通信。 

优选地，电阻R1与电阻R2的电阻值不相同，例如，电阻R1的阻值是100千欧，电阻R2的阻值是10千欧，确保复位中止复用引脚HOLDB1输出的高电平信号与低电平信号、高阻态信号的电平有明显的区别，嵌入式控制器便可以精确地判断闪速存储器10不同的工作状态。 

当然，实际应用时，电阻R1的阻值可以大于电阻R2的阻值，也可以是电阻R1的阻值小于电阻R2的阻值，或者，电阻R1的阻值与电阻R2的阻值相等。并且，电阻R1、R2的阻值可以根据复位电路、控制器11、电源电压VDD的实际参数确定。 

参见图7，嵌入式芯片20包括嵌入式控制器21以及闪速存储器10，嵌入式控制器包括复位信号输入引脚RSTB、时钟信号输出引脚MCLK、数据输出引脚MSDO、数据输入引脚MSDI、写保护输出引脚MPWB以及选通输出引脚MCSB。其中，复位信号引脚RSTB与闪速存储器10的复位中止复用引脚HOLDB1连接，时钟信号输出引脚MCLK与闪速存储器10的时钟引脚CLK1连接，数据输出引脚MSDO与闪速存储器10的数据输入引脚SDI1连接，数据输入引脚MSDI与闪速存储器10的数据输出引脚SDO1连接，写保护引脚MPWB与闪速存储器10的写保护引脚WPB1连接，选通输出引脚MCSB与闪速存储器10的片选引脚CSB1连接，复位信号输入引脚RSTB连接至电容C1的一端，电容C1的另一端接地。 

下面结合图8说明闪速存储器10的复位信号输出过程。闪速存储器10初始化结束前，其处于启动复位状态，嵌入式控制器21的选通输出引脚MCSB、时钟信号输出引脚MCLK均为高电平信号，数据输入引脚MSDI、数据输出引脚MSDO均为高阻态，写保护输出引脚MWPB为低电平信号。此时，由于复位电路中开关S1断开，而开关S2闭合，闪速存储器10的复位中止复用引脚HOLDB1输出低电平信号，嵌入式控制器21的复位信号输入引脚RSTB接收到低电平信号。与时，闪速存储器10对存储器12进行初始化工作，直到存储器12的初始化工作结束，闪速存储器10准备好与嵌入式控制器21通信后，闪速存储器10进入结束复位状态。 

在结束复位状态，由于开关S1闭合，且开关S2断开，闪速存储器10的复位中止复用引脚HOLDB1输出高电平信号，电容C1开始充电，复位信号输入引脚RSTB接收的电平信号逐渐上升到高电平VDD，闪速存储器10控制嵌入式控制器21进入初始化状态。 

在嵌入式控制器21进入初始化状态后，嵌入式控制器21进行初始化工作，包括配置闪速存储器10的通信时序等。然后，嵌入式控制器21开始读取闪速存储器10的数据，即进行同步操作。在嵌入式控制器21从闪速存储器10上读取到启动数据后，嵌入式芯片20进入正常工作状态。至此，嵌入式芯片20的启动过程完成。 

可见，闪速存储器10在启动复位状态、结束复位状态以及正常工作状态下输出的信号不相同，嵌入式控制器21可以根据接收到的芯片判断闪速存储器10的工作状态，闪速存储器10复位结束后随即进入正常工作状态，确保嵌入式控制器21与闪速存储器10的同步通信。 

当然，上述实施例仅是本实用新型优选的实施方式，实际应用时还可以有更多的变化，例如复位信号输出引脚不单可以与中止引脚复用，还可以与写保护引脚WPB引脚复用；或者，闪速存储器可以有一个数据输入引脚、数据输出引脚，也可以有多个数据输入引脚、多个数据输出引脚；又或者，闪速存储器工作在正常工作状态下，也可以将开关S1闭合，即复位信号输出引脚输出高电平信号，这样的改变并不影响本实用新型的实施。 

最后需要强调的是，本实用新型不限于上述实施方式，如闪速存储器、控制器具体引脚的改变、复位电路中两个电阻的电阻值的改变等变化也应该包括在本实用新型权利要求的保护范围内。 

Claims (6)

1.闪速存储器，包括：

控制器以及被所述控制器访问的存储器；

其特征在于：

所述闪速存储器还设有复位信号输出引脚，所述控制器的复位引脚与所述复位信号输出引脚连接；

所述复位引脚内设有复位电路，所述复位电路包括依次串联的第一电阻、第一开关、第二开关以及第二电阻，所述第一开关与所述第二开关由所述控制器控制开闭，所述复位信号输出引脚连接至所述第一开关与所述第二开关之间。

2.根据权利要求1所述的闪速存储器，其特征在于：

所述复位信号输出引脚为复用引脚。

3.根据权利要求2所述的闪速存储器，其特征在于：

所述复位信号输出引脚与所述闪速存储器的中止引脚或写保护引脚复用。

4.根据权利要求1至3任一项所述的闪速存储器，其特征在于：

所述第一电阻的电阻值大于或小于所述第二电阻的电阻值。

5.根据权利要求1至3任一项所述的闪速存储器，其特征在于：

所述第一电阻与电源连接，所述第二电阻接地。

6.根据权利要求1至3任一项所述的闪速存储器，其特征在于：

所述第一开关为三极管或场效应管，所述第二开关为三极管或场效应管。