CN203590324U - 列并行模数转换器及cmos图像传感器 - Google Patents

Abstract

本实用新型公开了列并行模数转换器、及CMOS图像传感器。所述列并行模数转换器包括：斜坡发生器、计数单元及多个列模数转换器，每个列模数转换器对应于像素阵列的一列像素单元；所述列模数转换器包括：比较处理单元、存储单元；所述比较处理单元包括：电容、开关模块及比较器。本实用新型的列并行模数转换器能缩短模数转换时间，提高转换效率。

Description

列并行模数转换器及CMOS图像传感器

技术领域

本实用新型涉及图像传感器领域，尤其涉及一种列并行模数转换器及一种CMOS图像传感器。

背景技术

目前，图像传感器主要有CCD图像传感器（Charged Coupled Device）和CMOS图像传感器（CMOS Imaging Sensor，CIS）两类。相比CDD图像传感器，CMOS图像传感器具有低功耗、低噪声、宽动态范围、体积小、成本低等优势，因此CMOS图像传感器已逐渐成为本技术领域的研发热点。

模数转换器（Analog-to-Digital Convert，ADC）是CMOS图像传感器的重要组成部分，用于将每个像素单元产生的模拟信号转换成数字信号，是模拟电路与数字电路的接口。

所述像素单元产生的模拟信号是去除噪声信号影响后的感光实际模拟值，通常采用相关双采样（Correlated Double Sampling），采集像素单元的感光电压与复位电压，并将其相减得到所述的模拟信号。具体地，先使像素单元的复位控制信号保持有效，此时像素单元输出的是复位电压。然后，开启所述像素单元的传输管，输出像素单元的感光电压，但是这个感光电压不是净值，而是叠加在复位电压上。所以，像素单元真正的感光值是感光电压与复位电压之差。

现有的CMOS图像传感器主用使用3种ADC，分别是：芯片级ADC、列并行ADC和像素级ADC。芯片级ADC即整个芯片只有一个ADC，每个像素产生的模拟输出都要依次顺序经过这个ADC进行模数转换，所以，这种ADC占用面积较小，但同时转换速度较慢，仅适用于像素阵列较小、对CIS速度要求不高的应用场合。像素级ADC是指每个像素或者每几个像素共用一个ADC。这种ADC信噪比较高、功耗低、对ADC的速度要求也低，但像素的填充因子低、版图设计复杂，目前还无法实现产业化。而列并行ADC是对芯片级ADC和像素级ADC的折中，它采用每列像素共用一个ADC，每列的ADC只负责处理本列数据，各列的ADC同时工作，这种半并行处理兼采芯片级ADC和像素级ADC之所长，可大大提高转换效率，在未来CIS的发展中具有很广泛的应用前景。

在申请公开号为CN1917374A的中国专利申请中，披露了一种列并行ADC（如图1所示）。这种列并行ADC的每一列对应一个可逆计数器U/D CNT。在复位阶段，将每列像素单元的复位信号和斜坡发生器DAC产生的斜坡信号RAMP输入比较器，此时对应于计数器的down counting时段，计数器从某个起始值开始向下计数，直至斜坡信号RAMP超过复位信号使得比较器发生翻转。此时计数器的数值Vref对应于复位电压。在感光阶段，将像素单元的感光信号和斜坡信号RAMP输入比较器，此时对应于计数器的up counting时段，计数器从复位电压Vref开始向上计数，直至斜坡信号RAMP超过感光像素信号使得比较器再次发生翻转。此时计数器的数值等于感光信号Vsig与复位信号Vref之差，即：真正的感光净值（Vsig-Vref)。由于在这种方法中每一列像素单元的复位电压Vref均实际由像素单元产生，所以产生的复位电压Vref会在某一数值范围内随机分布，从而使得复位阶段中各比较器翻转的时间节点前后不统一，导致复位阶段的时间较长，从而降低了模数转换效率。

实用新型内容

本实用新型所要解决的技术问题是提供一种列并行模数转换器，能缩短模数转换时间，提高转换效率。

为了解决上述问题，本实用新型提供了一种列并行模数转换器，包括：

斜坡发生器，用于在行操作时间内，产生第一斜坡信号和第二斜坡信号；

计数单元，用于在行操作时间内，在第一斜坡信号产生时开始计数以及在第二斜坡信号产生时重新开始计数；所述计数单元与所述斜坡发生器由同一同步信号控制；

以及多个列模数转换器，每个列模数转换器对应于像素阵列的一列像素单元；

所述列模数转换器包括：

比较处理单元，用于比较复位电压与所述第一斜坡信号电压以及比较所述像素单元输出的感光电压与所述第二斜坡信号电压，包括：电容、开关模块及比较器，所述电容的第一端与所述像素单元的输出端相连，所述电容的第二端与所述比较器的第一输入端相连，所述比较器的第二输入端与所述斜坡发生器的输出端相连；所述开关模块连接于所述电容的第二端与所述比较器的输出端之间，所述开关模块在所述第一斜坡信号产生前先复位后打开，用于在所述比较器的第一输入端产生固定压差的复位电压；

存储单元，用于存储第一计数值和第二计数值；所述第一计数值为所述计数单元从所述第一斜坡信号产生计数至所述比较器翻转时得到的计数值；所述第二计数值为所述计数单元从所述第二斜坡信号产生计数至所述比较器翻转时得到的计数值。

可选的，所述计数单元包括多个计数器，每个计数器对应于一个列模数转换器，用于获得对应列的第一计数值和第二计数值；或者所述计数单元包括一个计数器，所述计数器对应于各个列模数转换器，用于获得各列的第一计数值和第二计数值。

可选的，所述列模数转换器还包括：锁存单元，所述锁存单元的输入端与所述比较器的输出端相连，用于锁存所述比较器翻转时的信号边沿；所述锁存单元的输出端与所述存储单元的写控制输入端相连。

可选的，所述存储单元包括：用于存储第一计数值的所述复位存储单元、用于存储第二计数值的包括：读写控制模块及一个存储阵列；所述感光存储单元以及控制所述复位存储单元和所述感光存储单元读写的包括：读写控制模块及一个存储阵列读写控制模块。

可选的，所述复位存储单元包括：第一复位存储单元和第二复位存储单元，所述第一复位存储单元和所述第二复位存储单元分时工作；

所述感光存储单元包括：第一感光存储单元和第二感光存储单元，所述第一感光存储单元和所述第二感光存储单元分时工作；

所述读写控制单元包括：用于控制所述第一复位存储单元和所述第一感光存储单元读写的第一读写控制模块和用于控制所述第二复位存储单元和所述第二感光存储单元读写的第二读写控制模块。

可选的，所述复位存储单元和所述感光存储单元由多个标准6T存储单元构成；所述复位存储单元和所述感光存储单元的位宽与数字量化精度有关。

可选的，所述第一斜坡信号的持续时间为2⁵～2⁷个时钟周期，所述第二斜坡信号的持续时间为2⁹～2¹¹个时钟周期。

可选的，所述斜坡发生器为单斜率斜坡发生器，所述第一斜坡信号和所述第二斜坡信号均为向上斜坡信号或者向下斜坡信号。

可选的，还包括：第一校准单元和第二校准单元；

所述第一校准单元和第二校准单元分别包括：m个校准列模数转换器；

所述校准列模数转换器包括：

比较处理单元，用于比较基准电压与所述第一斜坡信号电压以及比较所述基准电压与所述第二斜坡信号电压，包括：电容、开关模块及比较器，所述电容的第一端与所述基准电压相连，所述电容的第二端与所述比较器的第一输入端相连，所述比较器的第二输入端与所述斜坡发生器的输出端相连；所述开关模块连接于所述电容的第二端与所述比较器的输出端之间；

锁存单元，用于锁存所述比较器翻转时的信号边沿；所述锁存单元的输入端与所述比较器的输出端相连，所述锁存单元的输出端与所述复位存储单元的写控制输入端和所述感光存储单元的写控制输入端相连；

复位存储单元，用于存储第一计数值，所述第一计数值为所述计数单元从所述第一斜坡信号产生计数至所述比较器翻转时得到的计数值；

感光存储单元，用于存储第二计数值，所述第二计数值为所述计数单元从所述第二斜坡信号产生计数至所述比较器翻转时得到的计数值；

其中，所述第一斜坡信号和所述第二斜坡信号输入所述第一校准单元各个校准列模数转换器的比较器的信号时延小于所述第一斜坡信号和所述第二斜坡信号输入各个列模数转换器的比较器的最小时延，所述第一斜坡信号和所述第二斜坡信号输入所述第二校准单元各个校准列模数转换器的比较器的信号时延大于所述第一斜坡信号和所述第二斜坡信号输入各个列模数转换器的比较器的最大时延。

可选的，还包括：第一校准单元、第二校准单元和2m个校准计数器；

所述第一校准单元和第二校准单元分别包括：m个校准列模数转换器；每个校准计数器对应于一个校准列模数转换器；

所述校准列模数转换器包括：

比较处理单元，用于比较基准电压与所述第一斜坡信号电压以及比较所述基准电压与所述第二斜坡信号电压，包括：电容、开关模块及比较器，所述电容的第一端与所述基准电压相连，所述电容的第二端与所述比较器的第一输入端相连，所述比较器的第二输入端与所述斜坡发生器的输出端相连；所述开关模块连接于所述电容的第二端与所述比较器的输出端之间；

锁存单元，用于锁存所述比较器翻转时的信号边沿；所述锁存单元的输入端与所述比较器的输出端相连，所述锁存单元的输出端与所述复位存储单元的写控制输入端和所述感光存储单元的写控制输入端相连；

复位存储单元，用于存储第一计数值，所述第一计数值为所述计数单元从所述第一斜坡信号产生计数至所述比较器翻转时得到的计数值；

感光存储单元，用于存储第二计数值，所述第二计数值为所述计数单元从所述第二斜坡信号产生计数至所述比较器翻转时得到的计数值；

其中，所述第一斜坡信号和所述第二斜坡信号输入所述第一校准单元各个校准列模数转换器的比较器的信号时延小于所述第一斜坡信号和所述第二斜坡信号输入各个列模数转换器的比较器的最小时延，所述第一斜坡信号和所述第二斜坡信号输入所述第二校准单元各个校准列模数转换器的比较器的信号时延大于所述第一斜坡信号和所述第二斜坡信号输入各个列模数转换器的比较器的最大时延。

可选的，还包括：基准电压发生电路，用于产生所述基准电压，所述第一斜坡信号持续期间的基准电压与所述第二斜坡信号持续期间的基准电压之间具有可控的电压差，所述电压差与所述复位信号与所述感光信号之间的压差相当。

可选的，所述第一斜坡信号持续期间或者所述第二斜坡信号持续期间的基准电压为低噪地电势。

可选的，所述基准电压发生电路包括：分压电阻串、数据选择器及开关采样电路；

所述开关采样电路包括：高阻开关及高值电容；所述高阻开关的控制信号为一脉冲信号，每行有效一次或者每帧有效一次；所述高阻开关的输出端与所述高值电容的输入端相连，采样电压经所述开关采样电路，输出所述基准电压；

所述采样电压受控于所述分压电阻串和所述数据选择器。

可选的，所述基准电压发生电路为虚拟像素输出电路；所述虚拟像素输出电路包括：多个虚拟像素单元；

其中，所述虚拟像素单元的控制信号与所述像素阵列中像素单元的控制信号一致，版图不同；或者所述虚拟像素单元的版图与所述像素阵列中像素单元的版图一致，控制信号不同。

可选的，所述m大于或等于4。

可选的，各个列模数转换器的复位存储单元和感光存储单元穿插分成至少两组，每组由相同的控制信号控制；组数由所述像素阵列的列数、信号时序要求、读写速度以及图像帧率决定。

本实用新型还提供了一种CMOS图像传感器，包括像素阵列，还包括上述列并行模数转换器。

与现有技术相比，本实用新型的技术方案具有以下优点：

1、本实用新型利用开关管的电荷溃通效应产生相对统一的固定压差，用以替代像素复位电压，使得比较器能在第一斜坡信号阶段中的某一时刻相对集中地发生翻转，从而大幅缩短获得复位计数值的时间，进而加快了获得感光值（即：感光计数值与复位计数值求差）的时间，提高了模数转换效率。

2、可选方案中，各列模数转换器共用一个计数器，在保证正常计数功能的同时，节省了计数器面积，进而简化了布局难度，节省了芯片面积。

3、可选方案中，为每个列模数转化器配置了两个复位存储单元和两个感光存储单元，使用全双工方式实现了读写的同时操作，进一步缩短了行操作时间，从而提高了图像帧率。

4、可选方案中，基于各列模数转换器左右两侧额外增加的校准单元产生的模拟信号，拟合输入各列模数转换器的斜坡信号偏移量，基于所述偏移量对各列像素单元的感光值进行校准，消除了由于斜坡信号电压左右微弱变化引起的图像渐变性，提高了图像质量。

5、可选方案中，对由存储复位计数值的复位存储器和存储感光计数值的感光存储器组成的存储阵列进行穿插分组，把间隔等距离的存储单元归为同一bank，在一个时钟周期内读出一列的数据，按地址译码顺序依次读出各个bank的数据，在提高读取速度的同时缓解了输出的图像中可能存在的块与块之间的差异，进一步提高了图像质量。

附图说明

图1为列并行模数转换器一现有技术的结构示意图；

图2为本实用新型列并行模数转换器一实施例的结构示意图；

图3为本实用新型列并行模数转换器一实施例的时序图；

图4为本实用新型列并行模数转换器一实施例斜坡信号的时序图；

图5为本实用新型列并行模数转换器另一实施例的结构示意图；

图6为本实用新型列并行模数转换器另一实施例的时序图；

图7为本实用新型列并行模数转换器再一实施例的结构示意图；

图8为本实用新型列并行模数转换器又一实施例的结构示意图；

图9为本实用新型列并行模数转换器又一实施例的结果示意图；

图10为本实用新型列并行模数转换器又一实施例中一种基准发生电路的结构示意图；

图11为本实用新型列并行模数转换器又一实施例中另一种基准发生电路的结构示意图；

图12为本实用新型列并行模数转换器又一实施例中复位存储单元及感光存储单元的结构示意图；

图13为本实用新型列并行模数转换器又一实施例分组读取的时序图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型。但是本实用新型能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施的限制。

其次，本实用新型利用示意图进行详细描述，在详述本实用新型实施例时，为便于说明，所述示意图只是实例，其在此不应限制本实用新型保护的范围。

经研究，发明人发现：现有技术的列并行模数转换器的模数转换效率较低，一部分原因是因为在第一斜坡信号阶段获得各列的复位信号所对应的计数值所需的时间较长。由于在第二斜坡信号阶段，基于各列像素单元的实际感光情况而产生不同的模拟信号，所以在第二斜坡信号阶段，各列的比较器发生翻转的时间是不可能统一的，所述第二斜坡信号的持续时间没有进一步压缩的空间。但是，在第一斜坡信号阶段，实际需要获得的仅仅是一个复位信号，如果能使各列复位信号相对统一，使各列的比较器在第一斜坡信号阶段中某一相对固定的时刻发生翻转，就能节省第一斜坡信号的持续时间，从而提高模数转化效率。

发明人进一步发现：利用开关管的电荷溃通效应就可以产生如上所述相对统一的复位信号。

下面结合附图和具体实施例对本实用新型的技术方案做进一步说明。

本实用新型提供了一种列并行模数转换器。图2为本实用新型列并行模数转换器一实施例的结构示意图。如图2所示，本实施例中的像素阵列10共有n列，相对应地，本实施例的列并行模数转换器包括：n个列模数转换器11、斜坡发生器12、以及计数单元13。

所述斜坡发生器12，用于在行操作时间内，产生第一斜坡信号和第二斜坡信号。

每个列模数转换器11对应于像素阵列10的一列。所述列模数转换器11包括：比较处理单元110、锁存单元112、存储单元。

所述比较处理单元110用于比较像素阵列10中对应列的像素单元输出的模拟信号与所述斜坡发生器12产生的斜坡信号。所述比较处理单元110包括：电容C、开关模块S以及比较器111。所述电容C的第一端与对应列像素单元的输出端相连，所述电容C的第二端与所述比较器111的第一输入端相连。所述比较器111的第二输入端与所述斜坡发生器12的输出端相连。所述开关模块S连接于所述电容C的第二端与所述比较器111的输出端之间。所述开关模块S在所述第一斜坡信号产生前先复位，使所述比较器111的第一输入端电压与所述比较器111的输出端被赋值成所述斜坡发生器12的起始电压，然后在所述第一斜坡信号产生前断开所述开关S1，基于电荷溃通效应（chargeinjection），在所述比较器111的第一输入端生产一个固定压差。

由于所述固定压差是基于电荷溃通效应而产生，与每列像素单元的实际复位电压无关，所以可以保证所述固定压差在一个相对固定的数值范围内。所述固定压差将替代现有技术基于实际像素单元产生的复位电压使所述比较器111在第一斜坡信号阶段翻转。

所述锁存单元112的输入端与所述比较器111的输出端相连，用于锁存所述比较器111翻转时的信号边沿。

需要说明的是，本领域技术人员可以理解，使用锁存单元可以更好地固定比较器111翻转时的信号边沿，但没有锁存单元，本技术方案仍可得以实施。

本实施例中的存储单元包括：复位存储单元113、感光存储单元114和读写控制模块（图未示）。所述读写控制模块控制所述复位存储单元113和所述感光存储单元114的读写操作。

所述复位存储单元113，用于存储该列像素单元的第一计数值。所述第一计数值为所述计数单元13从所述第一斜坡信号产生开始计数至该列的比较器111翻转时所得到的计数值，即：完成复位模拟信号的数字量化。所述复位存储器113的第一输入端与所述锁存单元112的输出端相连，第二输入端与所述计数单元13的输出端相连。

所述感光存储单元114，用于存储该列像素单元对应的第二计数值。所述第二计数值为所述计数单元13从所述第二斜坡信号产生开始计数至该列的比较器111翻转时所得到的计数值，即：完成感光信号的数字量化。所述感光存储单元114的第一输入端与所述锁存单元112的输出端相连，第二输入端与所述计数单元13的输出端相连。

所述计数单元13与所述斜坡发生器12由同一同步信号控制，用于在行操作时间内，从第一斜坡信号产生时开始计数，计数至比较器在所述第一斜坡信号阶段发生翻转以及从第二斜坡信号产生时重新开始计数，计数至比较器在所述第二斜坡信号阶段再次翻转。具体地，本实施例的计数单元13包括与所述像素阵列的列数相对应的n个计数器，每个计数器对应于一个列模数转换器110的复位存储单元113和感光存储单元114。

图3为本实用新型列并行模数转换器第一实施例的时序图。下面结合图3说明图2所示一实施例的工作过程。

如图3所示，当各列像素单元的复位控制信号有效时，所述像素阵列10的各列像素单元输出模拟复位电压，所述复位电压接入所述电容C。通过复位和断开所述开关模块S，利用电荷溃通效应产生固定压差作为各列像素单元的复位电压输入所述比较器111的第一输入端。所述比较器111的第二输入端接入所述斜坡发生器12的输出端。所述复位电压与所述斜坡发生器12输出的起始电压存在一定的电压差。

接着，所述斜坡发生器12产生第一斜坡信号，计数单元13开始从零计数。本实施例中，所述斜坡发生器12产生的第一斜坡信号和第二斜坡信号均为同样斜率的向上斜坡信号。

随着第一斜坡信号的逐渐增大，所述第一斜坡信号与所述复位电压之间的电压差逐渐缩小，当所述第一斜坡信号超过所述复位电压时，触发所述比较器111发生翻转。同时触发所述复位存储单元113的写操作，将此时计数单元13的计数值Vref（即：第一计数值）写入对应的复位存储单元113。

随后，各列像素单元的感光控制信号有效，所述像素阵列10的各列像素单元输出感光电压。所述感光电压叠加在模拟复位电压上。

所述斜坡发生器12产生第二斜坡信号，所述计数单元13重新开始从零计数。

随着第二斜坡信号的逐渐增大，所述第二斜坡信号与所述感光电压之间的电压差逐渐缩小，当所述第二斜坡信号超过所述感光电压时，触发所述比较器111再次发生翻转，触发所述感光存储单元114的写操作，将此时计数单元13的计数值Vsig（即：第二计数值）写入对应的感光存储单元114。由于所述感光电压是叠加在所述模拟复位电压上的，所以所述感光电压与所述斜坡发生器12的起始电压之间的电压差会大于所述复位电压与所述斜坡发生器12的起始电压之间的电压差。所以，相比所述复位电压，所述第二斜坡信号需要更长的时间才能超过所述感光电压，因此所述第二计数值大于所述第一计数值，而两者的差值（即：Vsig-Vref）正是像素单元的实际感光值的数字量化；也因此，所述第二斜坡信号的持续时间b将大于所述第一斜坡信号的持续时间a。而本实用新型通过电荷溃通效应产生的复位电压能使各列的比较器111在几乎同一时刻发生翻转，从而使所述第一斜坡信号的持续时间大大缩短。具体地，本实施例中所述第一斜坡信号的持续时间为2⁵～2⁷个时钟周期，所述第二斜坡信号的持续时间为2⁹～2¹¹个时钟周期。

需要说明的是，本实施例中采用的是单斜率斜坡发生器，产生向上的斜坡。本领域技术人员可以理解，所述斜坡发生器还可以产生向下的斜坡，也同样适用于本实用新型。

需要说明的是，本实施例中，后续将由数字校准电路从所述复位存储单元113和所述感光存储单元114中读取所述第一计数值和所述第二计数值，并求差得到实际感光值。本领域技术人员可以理解，相比现有技术直接在模拟阶段完成校准、直接输出实际感光电压的方案，本实施例采用数字校准可消除两次比较器翻转时刻的电路噪声，提高信噪比。

图4为本实用新型列并行模数转换器一实施例斜坡信号的时序图。如图4所示，当斜坡发生器产生的第一斜坡信号和第二斜坡信号是向下的斜坡信号时（即图4的上半部分），所述斜坡信号的起始电压为高，在斜坡信号的持续时间内由高到低单斜率变化。而当斜坡发生器产生的第一斜坡信号和第二斜坡信号是向上的斜坡信号时（即图4的下半部分），所述斜坡信号的起始电压为低，在斜坡信号的持续时间内由低到高单斜率变化。

图5为本实用新型列并行模数转换器另一实施例的结构示意图。与前述实施例相同的部分，此处不再赘述，与前述实施例不同的是，前一实施例中每个列模数转换器对应于一个计数器，而在本实施例中，各个列模数转换器共用一个计数器。如图5所示，本实施例的列并行模数转换器包括：n个列模数转换器21，每个列模数转换器21对应于所述像素阵列20中的一列；斜坡发生器22；以及计数器23。

所述列模数转换器21包括：比较处理单元210、锁存单元212、复位存储单元213、感光存储单元214和读写控制模块（图未示）。

所述比较处理单元210包括：电容C、开关模块S以及比较器211。所述电容C的第一端与对应列像素单元的输出端相连，所述电容C的第二端与所述比较器211的第一输入端相连。所述比较器211的第二输入端与所述斜坡发生器22的输出端相连。所述开关模块S连接于所述电容C的第二端与所述比较器211的输出端之间。

所述锁存单元212的输入端与所述比较器211的输出端相连，用于锁存所述比较器211翻转时的信号边沿。

所述复位存储单元213的第一输入端与所述锁存单元212的输出端相连，第二输入端与所述计数器23的输出端相连。

所述感光存储单元214的第一输入端与所述锁存单元212的输出端相连，第二输入端与所述计数器23的输出端相连。

所述计数器23为各个列模数转换器21共用，且所述计数器23与所述斜坡发生器22由同一同步信号控制。

前一实施例的计数器1～计数器n在行操作时间内，从第一斜坡信号产生时开始计数，到对应列的比较器111在所述第一斜坡信号阶段发生翻转时，停止计数并将此时的计数值送入对应列的复位存储单元113。而本实施例的计数器23在行操作时间内，从第一斜坡信号产生时开始计数，当各列的比较器211中首先有一个比较器211发生翻转时，将此时的计数值（即第一计数值）送入与翻转的比较器211相对应的复位存储单元213中。此时，所述计数器23仍将继续计数，接着将第二个发生翻转的比较器211时刻的计数值送入对应的复位存储单元213中，以此类推，直至所述第一斜坡信号结束，各列的比较器211均发生了翻转，输出了对应时刻的第一计数值。

同理，在第二斜坡信号阶段，所述计数器23从第二斜坡信号产生时开始计数直至第二斜坡信号阶段结束，在各列的比较器211发生翻转的时刻，输出对应时刻的第二计数值至对应的感光存储单元214中。

图6为本实用新型列并行模数转换器另一实施例的时序图。为了便于说明，图6中以2个比较器为例，但本领域技术人员可以理解，本实用新型对共用计数器的列数并没有限定。如图6所示，在第一斜坡信号的持续时间a内，比较器1于t1时刻首先翻转，此时计数器的计数值为Vref1，将计数值Vref1输入与比较器1对应的复位存储单元中保存。计数器仍继续计数。比较器2在t2时刻翻转，此时计数器的计数值为Vref2，将计数值Vref2输入与比较器2对应的复位存储单元中保存。

计数器在第一斜坡信号阶段持续计数，直至第一斜坡信号结束后清零。从第二斜坡信号开始时，计数器重新开始计数。

在第二斜坡信号的持续时间b内，比较器2首先于t3时刻发生了翻转，此时计数器的计数值为Vsig2，将计数值Vsig2输入与比较器2对应的感光存储单元中保存。计数器仍继续计数。随后比较器1在t4时刻翻转，此时计数器的计数值为Vsig1，将计数值Vsig1输入与比较器1对应的复位存储单元中保存。计数器在第二斜坡信号阶段持续计数，直至第二斜坡信号结束，计数器清零。

在随后的数字校准阶段，通过技术处理可获得与比较器1对应的列像素单元的实际感光值（Vsig1-Vref1）以及与比较器2对应的列像素单元的实际感光值（Vsig2-Vref2）。

本领域技术人员可以理解，与前一实施例相比，本实施例各列共用一个计数器，虽然对计数器的性能要求有所增加，但能在保证正常计数的前提下，节省计数器的数量和芯片面积，简化布局难度，降低设计成本。

进一步地，实用新型人还在上述另一实施例的基础上，对复位存储单元213和感光存储单元214做了进一步改进以提升读写速度。

图7为本实用新型列并行模数转换器再一实施例的结构示意图。与前述实施例相同的部分，此处不再赘述，与前述实施例不同的是，本实施例的复位存储单元和感光存储单元采用了全双工实现读写同时操作，大大缩短了行操作时间。如图7所示，本实施例的列并行模数转换器包括：n个列模数转换器31，每个列模数转换器31对应于所述像素阵列30中的一列；斜坡发生器32以及计数器33。

所述列模数转换器31包括：比较处理单元310、锁存单元312、第一复位存储单元3130、第二复位存储单元3131、第一感光存储单元3140、第二感光存储单元3141以及第一读写控制模块（图未示）和第二读写控制模块（图未示）。

所述比较处理单元310包括：电容C、开关模块S以及比较器311。所述电容C的第一端与对应列像素单元的输出端相连，所述电容C的第二端与所述比较器311的第一输入端相连。所述比较器311的第二输入端与所述斜坡发生器32的输出端相连。所述开关模块S连接于所述电容C的第二端与所述比较器311的输出端之间。

所述锁存单元312的输入端与所述比较器311的输出端相连，用于锁存所述比较器311翻转时的信号边沿。

所述第一复位存储单元3130的第一输入端、所述第二复位存储单元3131的第一输入端均与所述锁存单元312的输出端相连。所述第一复位存储单元3130的第二输入端、所述第二复位存储单元3131的第二输入端均与所述计数器33的输出端相连。所述第一复位存储单元3130和所述第二复位存储单元3131的结构相同，包括相同的存储阵列，所述第一复位存储单元3130和所述第二复位存储单元3131分时工作，即对其中一个复位存储单元进行读操作时，可以使用另一个复位存储单元进行写操作。所述存储阵列可以由标准6T存储单元构成。所述存储阵列的位宽由数字量化精度决定。

所述第一感光存储单元3140的第一输入端、所述第二感光存储单元3141的第一输入端均与所述锁存单元312的输出端相连。所述第一感光存储单元3140的第二输入端、所述第二感光存储单元3141的第二输入端均与所述计数器33的输出端相连。所述第一感光存储单元3140和所述第二感光存储单元3141的结构相同，包括相同的存储阵列，所述第一感光存储单元3140和所述第二感光存储单元3141的分时工作，即对一个感光存储单元进行读操作时，可以使用另一个感光存储单元进行写操作。所述存储阵列可以由标准6T存储单元构成。所述存储阵列的位宽由数字量化精度决定。

所述第一感光存储单元3140的第三输入端与所述第一复位存储单元3130的输出端相连，所述第一复位存储单元3130和所述第一感光存储单元3140还与所述第一读写控制单元相连，以实现对所述第一感光存储单元3140和所述第一复位存储单元3130的同步读出控制。所述第二感光存储单元3141的第三输入端与所述第二复位存储单元3131的输出端相连，所述第二复位存储单元3131和所述第二感光存储单元3141还与所述第二读写控制单元相连，以实现对所述第二感光存储单元3141和所述第二复位存储单元3131的同步读出控制。

本领域技术人员可以理解，所述第一感光存储单元3140和所述第二感光存储单元3141中存储单元的位宽应大于所述第一复位存储单元3130和所述第二复位存储单元3131中存储阵列的位宽。

本实施例通过全双工的存储单元，实现了读写同时操作，大大缩短了行操作时间，提高了图像帧率。

发明人进一步发现：由于输入各列比较器的斜坡信号均来自于同一斜坡发生器，斜坡信号从输入第一列比较器至最后一列比较器的过程中，将不可避免地发生信号衰减、时序延迟等问题。随着像素阵列的列数越来越多，这种信号损失反映在图像质量上表现为图像从一侧到另一侧的渐变性差异。发明人在上述实施例的基础上，进一步增加了校准单元以消除或者减弱这种肉眼可见的渐变性差异。

图8为本实用新型列并行模数转换器又一实施例的结构示意图。与前述实施例相同的部分，此处不再赘述，与前述实施例不同的是，本实施例还包括校准单元。如图8所示，本实施例的列并行模数转换器包括：n个列模数转换器41，每个列模数转换器41对应于所述像素阵列40中的一列像素单元；斜坡发生器42计数器43以及第一校准单元44和第二校准单元45。

所述列模数转换器41包括：比较处理单元410、锁存单元412、复位存储单元413和感光存储单元414。

所述比较处理单元410包括：电容C、开关模块S以及比较器411。所述电容C的第一端与对应列像素单元的输出端相连，所述电容C的第二端与所述比较器411的第一输入端相连。所述比较器411的第二输入端与所述斜坡发生器42的输出端相连。所述开关模块S连接于所述电容C的第二端与所述比较器411的输出端之间。

所述锁存单元412的输入端与所述比较器411的输出端相连，用于锁存所述比较器411翻转时的信号边沿。

所述复位存储单元413的第一输入端与所述锁存单元412的输出端相连，第二输入端与所述计数器43的输出端相连。

所述感光存储单元414的第一输入端与所述锁存单元412的输出端相连，第二输入端与所述计数器43的输出端相连。

所述第一校准单元44和第二校准单元45各包括：4个校准列模数转换器41’。

所述校准列模数转换器41’与所述列模数转换器41的区别仅在于：所述列模数转换器41中电容C的输入端为所述像素阵列40中某一列像素单元输出的模拟信号，而所述校准列模数转换器41’中电容C’的输入端为一基准电压。

所述第一斜坡信号和所述第二斜坡信号输入所述第一校准单元44各个校准列模数转换器41’的比较器的信号时延小于所述第一斜坡信号和所述第二斜坡信号输入各个列模数转换器41的比较器的最小时延，所述第一斜坡信号和所述第二斜坡信号输入所述第二校准单元45各个校准列模数转换器41’的比较器的信号时延大于所述第一斜坡信号和所述第二斜坡信号输入各个列模数转换器41的比较器的最大时延。

具体地，所述第一斜坡信号和第二斜坡信号先输入所述第一校准单元44的各个校准列模数转换器41’的比较器，然后输入各个列模数转换器41的比较器，最后输入所述第二校准单元45的各个校准列模数转换器41’的比较器。

由于斜坡信号的信号衰减、时序延迟随信号到达的先后顺序呈现线性变化。所以，通过在所述列模数转换器41的两侧增加校准单元，可以获得这种斜坡信号的线性变化反映在输出的模拟信号上的最大值和最小值。基于最大值和最小值，可以拟合出斜坡信号变化的偏移量直线。进而基于斜坡信号的偏移量，对像素单元输出的模拟信号进行校准。

需要说明的是，本实用新型对所述第一校准单元44和第二校准单元45中校准列模数转换器的数量不作具体限定，但本领域技术人员可以理解，仅需一定的样本量即可拟合出所述斜坡信号变化的偏移量直线。在大于最小样本量基础上进行的拟合，精度可以更接近实际，但同时会增加器件数量、芯片面积以及运算难度。因此，优选地，所述最小样本量为所述第一校准单元44和第二校准单元45中校准列模数转换器的数量各为4个。

所述第一校准单元44和第二校准单元45中各个校准列模数转换器41’的比较器一输入端输入基准电压，可以消除其他因素对最大值和最小值的影响，确保最大值和最小值的不同全部来源于斜坡信号的信号衰减、时序延迟，进而更真实地反映斜坡信号的偏移量。本实用新型对所述基准电压的产生不作具体限定，只需要所述第一斜坡信号持续期间的基准电压与所述第二斜坡信号持续期间的基准电压之间具有可控的电压差，所述电压差与所述复位信号与所述感光信号之间的压差相当，以确保各个校准列模数转换器41’的比较器翻转。

在本实施例中，所述第一斜坡信号持续期间的基准电压可以是低噪地电势，所述第二斜坡信号持续期间的基准电压可以通过在所述低噪地电势上施加一稳定压差获得。在其他实施例中，也可以是所述第二斜坡信号持续期间的基准电压是低噪地电势，所述第一斜坡信号持续期间的基准电压以所述低噪地电势为基准做适当调整，以保证两者之间保持一定压差。

所述基准电压也可以通过某些基准电压发生电路获得。

需要说明的是，本领域技术人员可以理解，本实施例中第一校准单元44和第二校准单元45也可应用于如第一实施例所述各列单独使用计数器的情况。与之相适应地，仅需在所述第一校准单元44和所述第二校准单元45中增配各个校准列模数转换器41’单独使用的计数器，在此不再赘述。

图9为本实用新型列并行模数转换器又一实施例的结果示意图。为了便于说明，图9中以第一校准单元和第二校准单元各含4个校准列模数转换器41’为例，但本领域技术人员可以理解，本实用新型对校准计数器的列数并没有限定。如图9所示，所述斜坡发生器42产生的斜坡信号（包括第一斜坡信号和第二斜坡信号）与所述第一校准单元44、各个列模数转换器41以及第二校准单元45均相连。从左向右看，所述斜坡信号首先输入所述第一校准单元44的各个校准列模数转换器41’，再输入各个列模数转换器41，最后输入所述第二校准单元45的各个列模数转换器41’。

所述基准电压仅与所述第一校准单元44的各个校准列模数转换器41’和第二校准单元45的各个校准列模数转换器41’相连。

所述像素阵列40各列像素单元输出的模拟信号仅与各个列模数转换器41相连。

经比较器翻转、计数器计数、复位存储单元和感光存储单元保存计数值后，可以获得所述第一校准单元44的4个结果值，反映在二维坐标中对应为4个点。同理，也能获得所述第二校准单元45的4个点。

由于斜坡信号的线性变化，连接这8个点后，得到应是一条斜线（即斜坡信号偏移量直线）。这条斜线上各点与斜坡信号起始值的差距即可反映出各点对应的斜坡信号偏移量。通过将各个列模数转换器对应到所述斜坡信号偏移量直线，可以获得各列的斜坡信号偏移量，将各列的感光值减去对应的斜坡信号偏移量，即可校准因斜坡信号的差异所带来的图像渐进性差异。

需要说明的是，本领域技术人员可以理解，本实用新型对如何拟合直线并不作具体限定。本实施例示出的仅仅是最直接最简单的一种方式，利用数学领域其他的拟合方法同样能达到拟合直线的作用，比如：取样本方差、均方差拟合、线性回归法、最小二乘法等。

本实施例还示出了2种基准电压发生电路。

图10为本实用新型列并行模数转换器又一实施例中一种基准发生电路的结构示意图。如图10所示，所述基准发生电路包括：分压电阻串（图未示）、数据选择器（图未示）及开关采样电路。

所述开关采用电路包括：高阻开关Nsw和高值电容N6。

所述高阻开关Nsw的输入端连接采样电压vrefin。所述高阻开关Nsw受控于fstart信号，所述fstart每帧有效一次或者每行有效一次，将所述采样电压vrefin保持于所述高值电容N6上，随后关闭所述高阻开关Nsw，使所述高值电容N6上的电压不受外界噪声的影响。

所述高阻开关Nsw的沟道长度L较大，例如L=4或者5以上，以降低漏电。

所述高阻开关Nsw的输出端不添加硅化物，以增加接触电阻，减少从所述高值电容N6向所述高阻开关Nsw的漏电流。

所述采样电压vrefin在fstart信号有效期间内保持不变。所述采样电压vrefin的电压值可由所述分压电阻串和所述数据选择器调节，使第二斜坡信号持续期间的采样电压vrefin比所述第一斜坡信号持续期间的采样电压vrefin大一个固定压差，所述固定压差与所述复位信号与所述感光信号之间的压差相当。

从所述高值电容N6输出所述基准电压vrefo。

图11为本实用新型列并行模数转换器又一实施例中另一种基准发生电路的结构示意图。如图11所示，本实施例的基准电压由虚拟像素阵列46中各虚拟像素单元通过实际感光而产生。所述虚拟像素阵列46各列的虚拟像素单元输出的模拟信号（即基准电压）与所述第一校准单元44和所述第二校准单元45中各个校准列模数转换器中电容C’的输入端相连。

本实施例中，所述虚拟像素阵列46与所述像素阵列40受控于同一控制信号，但是两者的版图结构稍有差异，比如：所述虚拟像素阵列46有挡光金属层，而所述像素阵列40没有挡光金属层。通过控制版图结构的差异，可获得已知可控的基准电压。

在其他实施例中，所述虚拟像素阵列46还可以是版图结构与像素阵列40的完全一致，但是控制信号不同，也同样可以获得已知可控的基准电压。

发明人进一步发现：上述列并行模数转换器中将各复位存储单元和各感光存储单元分为多个bank进行读写，同一bank的控制信号相同。这种方法虽然可以大大降低每个bank的线上负载，提高读写速度，但是由于不同bank之间的时序总是存在微小差异，表现在图像上使肉眼能很明显地分辨出不同bank之间的差异。发明人在上述实施例的基础上，进一步对复位存储单元和感光存储单元的读写进行了改进，以缓解输出图像中块与块之间的差异。

图12为本实用新型列并行模数转换器又一实施例中复位存储单元及感光存储单元的结构示意图。如图12所示，本实施例仍对复位存储单元和感光存储单元进行分组读写，不同的是本实施例中对各个复位存储单元和各个感光存储单元进行间隔穿插分组，即：将所有像素列的复位存储单元和感光存储单元按顺序穿插分成至少2组，每组穿插分布，每组为一个bank，连接相同的控制信号。组数由像素阵列的列数、信号时序要求、读写速度以及图像帧率等因素决定。以2组为例，则第一组为第0、2、4、6、8、…个复位存储单元和感光存储单元，第二组为第1、3、5、7、9、…个复位存储单元和感光存储单元。以3组为例，则第一组为第0、3、6、9、…个复位存储单元和感光存储单元，第二组为第1、4、7、10、…个复位存储单元和感光存储单元，第三组为第2、5、8、11、…个复位存储单元和感光存储单元。以4组为例，则第一组为第0、4、8、…个复位存储单元和感光存储单元，第二组为第1、5、9、…个复位存储单元和感光存储单元，第三组为第2、6、10、…个复位存储单元和感光存储单元，第四组为第3、7、11、…个复位存储单元和感光存储单元。

图13为本实用新型列并行模数转换器又一实施例分组读取的时序图。为了便于说明，图13中以分4组为例进行说明。如图13所示，本实施例的SRAM分组读取由4个时钟clk0～clk3互相配合而得以实现。

具体地，在第一个时钟周期，对第一组复位存储单元和感光存储单元（即第0、4、8、…个复位存储单元和感光存储单元）进行预充电。在第二个时钟周期，对第一组复位存储单元和感光存储单元进行放电，同时对第二组复位存储单元和感光存储单元（即第1、5、9、…个复位存储单元和感光存储单元）进行预充电。在第三个时钟周期，对第一组复位存储单元和感光存储单元进行再放电，同时对第二组复位存储单元和感光存储单元进行放电，对第三组复位存储单元和感光存储单元（即第2、6、10、…个复位存储单元和感光存储单元）进行预充电。在第四个时钟周期，读出第一组复位存储单元和感光存储单元，同时对第二组复位存储单元和感光存储单元进行再放电，对第三组复位存储单元和感光存储单元进行放电，对第四组复位存储单元和感光存储单元（即第3、7、11、…个复位存储单元和感光存储单元）进行预充电。

从第五个时钟周期开始，按时钟周期重复上述预充电、放电、再放电、读出的过程。从第四个时钟周期开始，每个时钟周期均能读出一组复位存储单元和感光存储单元的数据。数据输出可选择灵敏放大器或者自然放电得到逻辑高低电平。

通过上述穿插分组可有效缓解视觉上不同bank之间的图像差异。

本实用新型还提供了一种CMOS图像传感器（图未示），包括像素阵列及上述任一种列并行模数转换器。

本实用新型虽然已以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。

Claims (17)

1.一种列并行模数转换器，其特征在于，包括：

斜坡发生器，用于在行操作时间内，产生第一斜坡信号和第二斜坡信号；

计数单元，用于在行操作时间内，在第一斜坡信号产生时开始计数以及在第二斜坡信号产生时重新开始计数；所述计数单元与所述斜坡发生器由同一同步信号控制；

以及多个列模数转换器，每个列模数转换器对应于像素阵列的一列像素单元；

所述列模数转换器包括：

比较处理单元，用于比较复位电压与所述第一斜坡信号电压以及比较所述像素单元输出的感光电压与所述第二斜坡信号电压，包括：电容、开关模块及比较器，所述电容的第一端与所述像素单元的输出端相连，所述电容的第二端与所述比较器的第一输入端相连，所述比较器的第二输入端与所述斜坡发生器的输出端相连；所述开关模块连接于所述电容的第二端与所述比较器的输出端之间，所述开关模块在所述第一斜坡信号产生前先复位后打开，用于在所述比较器的第一输入端产生一个固定压差的复位电压；

存储单元，用于存储第一计数值和第二计数器；所述第一计数值为所述计数单元从所述第一斜坡信号产生计数至所述比较器翻转时得到的计数值，所述第二计数值为所述计数单元从所述第二斜坡信号产生计数至所述比较器翻转时得到的计数值。

2.根据权利要求1所述的列并行模数转换器，其特征在于，所述计数单元包括多个计数器，每个计数器对应于一个列模数转换器，用于获得对应列的第一计数值和第二计数值；或者所述计数单元包括一个计数器，所述计数器对应于各个列模数转换器，用于获得各列的第一计数值和第二计数值。

3.根据权利要求1所述的列并行模数转换器，其特征在于，所述列模数转换器还包括：锁存单元，所述锁存单元的输入端与所述比较器的输出端相连，用于锁存所述比较器翻转时的信号边沿；所述锁存单元的输出端与所述存储单元的写控制输入端相连。

4.根据权利要求1所述的列并行模数转换器，其特征在于，所述存储单元包括：用于存储第一计数值的复位存储单元、用于存储第二计数值的感光存储单元以及控制所述复位存储单元和所述感光存储单元读写的读写控制模块。

5.根据权利要求4所述的列并行模数转换器，其特征在于，所述复位存储单元包括：第一复位存储单元和第二复位存储单元，所述第一复位存储单元和所述第二复位存储单元分时工作；

所述感光存储单元包括：第一感光存储单元和第二感光存储单元，所述第一感光存储单元和所述第二感光存储单元分时工作；

所述读写控制单元包括：用于控制所述第一复位存储单元和所述第一感光存储单元读写的第一读写控制模块和用于控制所述第二复位存储单元和所述第二感光存储单元读写的第二读写控制模块。

6.根据权利要求4所述的列并行模数转换器，其特征在于，所述复位存储单元和所述感光存储单元由多个标准6T存储单元构成；所述复位存储单元和所述感光存储单元的位宽与数字量化精度有关。

7.根据权利要求1所述的列并行模数转换器，其特征在于，

所述第一斜坡信号的持续时间为2⁵～2⁷个时钟周期，所述第二斜坡信号的持续时间为2⁹～2¹¹个时钟周期。

8.根据权利要求1所述的列并行模数转换器，其特征在于，

所述斜坡发生器为单斜率斜坡发生器，所述第一斜坡信号和所述第二斜坡信号均为向上斜坡信号或者向下斜坡信号。

9.根据权利要求1所述的列并行模数转换器，其特征在于，还包括：第一校准单元和第二校准单元；

所述第一校准单元和第二校准单元分别包括：m个校准列模数转换器；

所述校准列模数转换器包括：

比较处理单元，用于比较基准电压与所述第一斜坡信号电压以及比较所述基准电压与所述第二斜坡信号电压，包括：电容、开关模块及比较器，所述电容的第一端与所述基准电压相连，所述电容的第二端与所述比较器的第一输入端相连，所述比较器的第二输入端与所述斜坡发生器的输出端相连；所述开关模块连接于所述电容的第二端与所述比较器的输出端之间；

锁存单元，用于锁存所述比较器翻转时的信号边沿；所述锁存单元的输入端与所述比较器的输出端相连，所述锁存单元的输出端与复位存储单元的写控制输入端和感光存储单元的写控制输入端相连；

复位存储单元，用于存储第一计数值，所述第一计数值为所述计数单元从所述第一斜坡信号产生计数至所述比较器翻转时得到的计数值；

感光存储单元，用于存储第二计数值，所述第二计数值为所述计数单元从所述第二斜坡信号产生计数至所述比较器翻转时得到的计数值；

其中，所述第一斜坡信号和所述第二斜坡信号输入所述第一校准单元各个校准列模数转换器的比较器的信号时延小于所述第一斜坡信号和所述第二斜坡信号输入各个列模数转换器的比较器的最小时延，所述第一斜坡信号和所述第二斜坡信号输入所述第二校准单元各个校准列模数转换器的比较器的信号时延大于所述第一斜坡信号和所述第二斜坡信号输入各个列模数转换器的比较器的最大时延。

10.根据权利要求1所述的列并行模数转换器，其特征在于，还包括：第一校准单元、第二校准单元和2m个校准计数器；

所述第一校准单元和第二校准单元分别包括：m个校准列模数转换器；每个校准计数器对应于一个校准列模数转换器；

所述校准列模数转换器包括：

比较处理单元，用于比较基准电压与所述第一斜坡信号电压以及比较所述基准信号与所述第二斜坡信号电压，包括：电容、开关模块及比较器，所述电容的第一端与所述基准电压相连，所述电容的第二端与所述比较器的第一输入端相连，所述比较器的第二输入端与所述斜坡发生器的输出端相连；所述开关模块连接于所述电容的第二端与所述比较器的输出端之间；

锁存单元，用于锁存所述比较器翻转时的信号边沿；所述锁存单元的输入端与所述比较器的输出端相连，所述锁存单元的输出端与复位存储单元的写控制输入端和感光存储单元的写控制输入端相连；

复位存储单元，用于存储第一计数值，所述第一计数值为所述计数单元从所述第一斜坡信号产生计数至所述比较器翻转时得到的计数值；

感光存储单元，用于存储第二计数值，所述第二计数值为所述计数单元从所述第二斜坡信号产生计数至所述比较器翻转时得到的计数值；

其中，所述第一斜坡信号和所述第二斜坡信号输入所述第一校准单元各个校准列模数转换器的比较器的信号时延小于所述第一斜坡信号和所述第二斜坡信号输入各个列模数转换器的比较器的最小时延，所述第一斜坡信号和所述第二斜坡信号输入所述第二校准单元各个校准列模数转换器的比较器的信号时延大于所述第一斜坡信号和所述第二斜坡信号输入各个列模数转换器的比较器的最大时延。

11.根据权利要求9或10所述的列并行模数转换器，其特征在于，还包括：基准电压发生电路，用于产生所述基准电压，所述第一斜坡信号持续期间的基准电压与所述第二斜坡信号持续期间的基准电压之间具有可控的电压差，所述电压差与所述复位信号与所述感光信号之间的压差相当。

12.根据权利要求11所述的列并行模数转换器，其特征在于，所述第一斜坡信号持续期间或者所述第二斜坡信号持续期间的基准电压为低噪地电势。

13.根据权利要求11所述的列并行模数转换器，其特征在于，所述基准电压发生电路包括：分压电阻串、数据选择器及开关采样电路；

所述开关采样电路包括：高阻开关及高值电容；所述高阻开关的控制信号为一脉冲信号，每行有效一次或者每帧有效一次；所述高阻开关的输出端与所述高值电容的输入端相连，采样电压经所述开关采样电路，输出所述基准电压；

所述采样电压受控于所述分压电阻串和所述数据选择器。

14.根据权利要求11所述的列并行模数转换器，其特征在于，所述基准电压发生电路为虚拟像素输出电路；所述虚拟像素输出电路包括：多个虚拟像素单元；

其中，所述虚拟像素单元的控制信号与所述像素阵列中像素单元的控制信号一致，版图不同；或者所述虚拟像素单元的版图与所述像素阵列中像素单元的版图一致，控制信号不同。

15.根据权利要求9或10所述的列并行模数转换器，其特征在于，所述m大于或等于4。

16.根据权利要求4、9或10任一项所述的列并行模数转换器，其特征在于，各个列模数转换器的复位存储单元和感光存储单元穿插分成至少两组，每组由相同的控制信号控制；组数由所述像素阵列的列数、信号时序要求、读写速度以及图像帧率决定。

17.一种CMOS图像传感器，包括像素阵列，其特征在于，还包括权利要求1～16任一项所述的列并行模数转换器。

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