CN203521404U - 半导体器件 - Google Patents

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Abstract

本实用新型提供了一种半导体器件，包括：第一管芯，在所述第一管芯上的第二管芯，其中，所述第一管芯和所述第二管芯中的至少一个的电极包括金属化堆叠，所述金属化堆叠包括至少一个阻挡层，并且所述第一管芯和所述第二管芯经由界面材料粘结并电连接在一起。

Description

半导体器件
技术领域
本实用新型涉及一种半导体器件，特别地涉及一种具有芯片上芯片(chip on chip)设置的半导体器件。 
背景技术
电子半导体模块能够包括至少两个半导体芯片和载体，所述载体是封装中的壳体。两个半导体芯片能够通过芯片上芯片方法直接地相互关联。在这个安装方法中，第一芯片(底部芯片)被附着到芯片载体，而第二芯片(顶部芯片)被放置在第一芯片之上。 
在功率半导体技术例如IGBT、二极管、MOSFET、双极晶体管、超结器件、SCR、GTO（其中芯片技术具有垂直电流并且每个功率芯片的两面都是电活性的）中，有时有必要使用直接的芯片到芯片接触来实现具有低电感和电阻率的电路。为了实现芯片上芯片互连技术，通常导电胶材料被用于两个芯片的导电垫彼此的直接接触。 
但是胶材料的缺点是互连层中的导热率和导电率的局限，其影响最终产品的性能。尽管导电胶性能改进了，例如使用具有较高的导热率和导电率的填充剂或者提高胶基质中的填充剂浓度，但仍然存在这种材料的局限问题。特别地，具有低内部电阻率的功率半导体出现该问题，在该功率半导体中，已经相当低的附加寄生电阻器对串连连接的半导体芯片的总电阻具有相当大的影响。采用超结芯片技术的电子功率模块，该行为由于超级结器件的较低面积比导通电阻而更加显著。 
所以互连技术（例如芯片上芯片连接或胶）的任何附加的寄生电阻将使低电阻损耗恶化。另一方面，超结器件示出了非常快的开关行为，并且因此对电路板设计的其他寄生参数(例如杂散电感或杂散电容)敏感。因此，使用具有短互连和定义明确的寄生的半导体模块的积极性正在增加。 
存在用以改进用于超结技术的胶互连材料的特性的不同构思。所有这些改进与胶材料及填充剂浓度和互连层的厚度等的改变有关，但所有措施仍然限于可用材料的导电率和导热率，而没有能够实现重要的解决方案。 
实用新型内容
本实用新型的目的是解决上述问题中的一个或多个。 
根据一方面，本实用新型提供了半导体器件，包括： 
第一管芯，
在所述第一管芯上的第二管芯，
其中，所述第一管芯和所述第二管芯中的至少一个的电极包括金属化堆叠，所述金属化堆叠包括至少一个阻挡层，并且所述第一管芯和所述第二管芯经由界面材料粘结并电连接在一起。
优选地，所述阻挡层包括Ti、Ta、W、TiN、TaN或TiW层。 
优选地，所述阻挡层具有在50nm至200nm之间的厚度。 
优选地，所述阻挡层具有约100nm的厚度。 
优选地，所述金属化堆叠还包括在所述阻挡层之上的Al、AlCu或AlSiCu层。 
优选地，所述Al、AlCu或AlSiCu层具有在0.3μm至10μm之间的厚度。 
优选地，所述Al、AlCu或AlSiCu层具有在3μm与5μm之间的厚度。 
优选地，所述金属化堆叠还包括在所述Al、AlCu或AlSiCu层之上的Ni或NiP层。 
优选地，所述Ni或NiP层具有在0.5μm与8μm之间的厚度。 
优选地，所述Ni或NiP层具有在2μm至5μm之间的厚度。 
优选地，所述金属化堆叠还包括在所述Ni或NiP层之上的Au或Ag或Pd层。 
优选地，所述Au或Ag或Pd或合金Au/Ag或合金Au/Pd层具有在20nm与300nm之间的厚度。 
优选地，所述金属化堆叠还包括在所述Ni或NiP层之上的Au或Pd层，并且所述Au层的厚度在80nm至200nm之间。 
优选地，所述电极是源电极或漏电极。 
优选地，所述界面材料粘结并电接触所述金属化堆叠。 
优选地，所述界面材料包括Sn、Ag、Pb、Ni、NiV、Au、Ag、或As。 
优选地，所述第一管芯和/或所述第二管芯是超结器件。 
优选地，所述第一和第二管芯被配置为半桥。 
优选地，所述半导体器件还包括在所述第一管芯上的第三管芯。 
优选地，所述第一、第二以及第三管芯被配置为全桥。 
附图说明
附图被包括以提供对实施例的进一步理解，并且被并入和构成本说明书一部分。附图举例说明实施例，并且连同本描述一起用来解释实施例的原理。其他实施例和许多实施例的预期优点将被容易地领会，因为它们通过参考以下具体描述而变得更好理解。附图的元件未必相对于彼此按比例绘制。相同的附图标记标明对应的类似部分。 
图1图示了使用超结器件的芯片上芯片组件的两个电路装置。 
图2图示了超结晶体管的三个非限制性示例的示意截面图。 
图3图示了根据本实用新型的一个实施例的金属化堆叠的示意截面图。 
图4图示了根据本实用新型的一个实施例的使用Sn基焊接工艺的两个超结器件的芯片上芯片设置或示意截面图。 
图5图示了根据本实用新型的一个实施例的使用扩散焊接工艺的两个超结器件的芯片上芯片设置或示意截面图。 
具体实施方式
在以下具体描述中，对形成于此一部分的附图进行参考，并且在附图中，通过图示的方式示出了其中可以实践本实用新型的特定实施例。应当理解的是，可以利用其他实施例，并且可以在不背离本实用新型的范围的情况下进行结构上的或逻辑上的修改。例如，对于一个实施例图示或者描述的特征可以被用在其他实施例上或者与其他实施例相结合以产生又一实施例。意图是，本实用新型包括这样的修改和变化。示例使用不应被解释为限制所附权利要求的范围的特定语言来描述。图不按比例绘制并且仅仅是用于说明性目的。为了清楚起见，如果未另外指定，对应的元件在不同图中由相同的附图标记标明。 
本实用新型的构思基于互连，所述互连包括在使用超结技术制造的底部芯片与使用超结技术制造的顶部芯片之间的金属，顶部芯片在垂直方向上位于底部芯片的至少一部分之上。 
本说明书中的词“管芯”和“芯片”指基于超结技术的器件，即“超结管芯”、“超结晶体管”或“超结芯片”，但为简单和容易阅读起见，“超结”常常被省略了。使用金属化堆叠结合在本实用新型中公开的焊料提供在芯片上芯片设置中的两个芯片之间具有高导热率和导电率的可靠连接。可以使用所谓的软焊接或扩散焊接工艺容易地建立互连芯片到芯片。互连工艺可以被用于装配一个顶部芯片到一个底部芯片，或者可替换地用来在一个底部芯片上结合两个或更多个顶部芯片。在底部芯片上的结合区域可以在不同的电势。用于使用一个底部芯片和一个顶部芯片的可能的电气配置可以例如是半桥，用于使用一个底部芯片(包括两个开关)和两个顶部芯片可以是所谓的全桥。在这里提到的电气配置的优点是电路装置可以被建立在单个引线框上，同时开关之间的所有电绝缘是在半导体芯片中实现的。 
图1图示了使用超结器件的芯片上芯片组件的电路装置。图1的左边示出了使用一个高侧开关(底部芯片)和一个低侧开关(顶部芯片)的所谓的半桥。图1的右边示出了使用包括两个高侧开关的一个底部芯片和连接到相同底部芯片的两个顶部芯片的所谓的全桥，所述两个顶部芯片各表示一个低侧开关。可替换地，全桥当然可以使用例如在相同的引线框(在图1中未示出)上的两个半桥配置来实现。 
底部芯片的漏极可以与和引线框热接触附着的热沉电绝缘。但因为底部芯片的漏极保持处于仅仅有小波动的电压，所以耦合到热沉的电容小。顶部芯片的漏极电压处于与底部芯片上的对应开关的源极电压相同的电平，从而耦合到热沉的电容被大大地减小。高频信号到热沉的耦合是电磁干扰(EMI)的一个重要来源，并且对于系统设计人员来说常常是一大问题。图1例示了用于激发本发明的电路装置的两个(非限制性)实施例。 
图2图示了超结晶体管的三个非限制性示例的示意截面图。示出了用于实现补偿区和可选缓冲区的不同可能性。这些示例是非限制性的，并且可以以任何方式组合。为了简单起见，示出了仅有源区（即承载垂直负载电流的区域）的一部分的截面。晶体管的部分例如边缘终端系统、切片区域或栅极连接在图2中未被显式地示出。所示出的器件包含具有补偿区的半导体本体，补偿区包括p区(p柱)130和n区(n柱)134，其中所述补偿，即p-柱与n-柱之间的掺杂的差在垂直方向上可以是均匀的或变化的。 
补偿区被连接到包括源极118、体区138以及控制栅极114的MOS晶体管单元。在所示出的示例中，栅极被构建为位于半导体本体之上的平面栅电极并且通过栅氧化物140与体区电隔离。然而，栅极还能够被实现在蚀刻到半导体本体中的沟槽中。 
晶体管的漏极128被连接到高掺杂衬底124。可选的缓冲层126可以位于衬底与补偿区之间。缓冲层具有与衬底相同的导电类型但具有较低掺杂。缓冲层的掺杂可以在垂直方向上变化。作为示例，在图2中间示出的截面描绘了缓冲层中的掺杂水平逐级改变。例如，缓冲层可以包括多个子层，如第一子层和第二子层，并且第二子层的掺杂高于第一子层的掺杂。再作为示例，在图2右方示出的截面描绘了n区(n柱)134的掺杂在从栅氧化物140到缓冲层126的方向上逐级或逐渐地增加。根据一个实施例（图2中未示出），p区(p柱) 的掺杂和/或n区(n柱)的掺杂在从栅氧化物140到缓冲层126的方向上具有一个或多个掺杂最大值和一个或多个掺杂最小值。 
源极接触通过金属化层110电连接，其在芯片顶面构建公共源极垫。各单元栅极114由多晶硅连接以构建在顶面具有金属化的公共栅极接触，以便具有相同或不同金属化的两个电极，一个用于源极而一个用于栅极，被置于器件顶面，并且通过硅氧化物和/或硅氮化物钝化层彼此隔离。漏极接触被构建在器件背面，并且被用作为超结器件的第二(漏)电极的金属化128覆盖。 
图2中的源极和漏极的金属化仅仅被示意性地示出，并且将在下面被更详细地解释。在一个实施例中，源极和/或漏极的金属化是金属化堆叠。在结合之前的完整堆叠被示出在图3中。 
本发明的一方面提供包括超结芯片用金属化堆叠，其包括阻挡层用于包含Sn（作为焊料中的焊接方材料）的焊接。 
如图3中所示，源极或漏极110、128的金属化可以包括诸如在第一管芯(底部芯片)的顶部表面上的阻挡层81，所述阻挡层81可以包含Ti、Ta、W、TiN、TaN、TiW等等中的一个或多个，并且具有在50nm至200nm之间的厚度，优选约100nm的厚度。在阻挡层之上 是Al、AlCu或AlSiCu层82，具有厚度0.3μm至10μm，优选地该厚度是在3μm与5μm之间。下一个金属化层84是具有厚度在0.5μm与8μm之间的Ni或NiP，优选厚度是约2μm至5μm。最后的金属化84是具有厚度在20nm与300nm之间的Au层或Ag层。优选地Au或Ag的厚度是80nm至200nm。 
根据一个实施例，如图4和5中所示，在第一管芯(底部芯片)的顶表面上包括阻挡层的图3的金属化堆叠经由界面材料30连接到第二管芯(顶部芯片)的导电垫。界面材料可以是粘结（cohesive）材料，其适合于附着金属或基于原子或分子之间的结合力的相同类型的材料。相对照的是，粘合（adhesive）附着在不同类分子和相之间（例如胶材料），其包含不同材料的金属或聚合物基质中的陶瓷。粘结界面材料可以包括用于软焊接的材料例如Sn、Ag、Pb、Ni、Cu、Zn或用于扩散焊接的材料例如Au、Ag、Cu、In、Sn、As。焊接材料(例如Sn、Ag、Pb等)的一部分可以在结合工艺之前被施加于底部芯片的正面。为了防止焊接材料的其他部分(例如Ni基层)的氧化，这些材料可以被在结合工艺期间融化的贵重金属例如Ag、Au、Pd、Pt等覆盖， 
根据示例性实施例焊料包括Sn。两个芯片的互连可以以不同的方式执行。在一个实施例中，第一管芯(底部芯片)被结合在芯片载体上。在下一个步骤中，焊料可以例如通过分配(焊膏) 或者通过在经加热的垫上融化软焊料而被放置在第一管芯的顶面上。在第二管芯被定位在第一管芯上之后，可选地一个或多个另外的管芯被附着到相同的或另一底部芯片，并且最后系统能够在回焊炉中完成或者冷却下来以固化结合层。如图4中所示出的芯片的堆叠然后准备好以进行进一步的安装工艺例如引线结合、模塑、电镀、切边、成形。
根据另一示例性实施例，焊料包括扩散焊接材料例如Au、Ag、As、Cu、In、Sn等。在本实施例中，第一管芯(底部芯片)通过扩散焊接或软焊接而被结合在芯片载体上。然后底部芯片被加热，并且第二管芯(顶部芯片)通过运用压力而被放置在底部芯片上。在压力工艺期间，生成了包含底部芯片的正面金属化系统和顶部芯片的背面金属化系统的成分的合金，导致芯片之间的接合。本工艺可以在一个或多个另外的芯片情况下重复或者同时地完成。如图5中所示出的芯片的堆叠然后准备好以进行进一步的安装工艺例如引线结合、模塑、电镀、切边、成形。 
在可替换的实施例中，第一管芯(底部芯片)的顶表面上包括阻挡层的金属化堆叠通过界面材料连接到第二管芯(顶部芯片)的导电垫，并且界面材料被包括在第一管芯(底部芯片)的金属化。该方法对于基于在焊接之后漏出的有限焊料的第一实施例而言具有优点。 
在另一可替换的实施例中，第一管芯(底部芯片)的顶表面上包括阻挡层的金属化堆叠通过界面材料连接到第二管芯(顶部芯片)的导电垫，并且界面材料被包括在第二管芯(顶部芯片)的金属化。该方法对于基于在焊接之后漏出的有限焊料的第一实施例而言具有优点。 
尽管已经在本文中对特定实施例进行了举例说明和描述，但是本领域的普通技术人员将了解的是，在不背离本实用新型的范围的情况下，各种可替换的和/或等效的实施方式可以取代所示出和描述的特定实施例。本申请是旨在涵盖在本文中所讨论的特定实施例的任何改编或变化。因此，意图是，该实用新型仅由权利要求及其等同物限制。 

Claims (19)

1.一种半导体器件，其特征在于，所述半导体器件包括：
第一管芯，
在所述第一管芯上的第二管芯，
其中，所述第一管芯和所述第二管芯中的至少一个的电极包括金属化堆叠，所述金属化堆叠包括至少一个阻挡层，并且所述第一管芯和所述第二管芯经由界面材料粘结并电连接在一起。
2.根据权利要求1所述的半导体器件，其中，所述阻挡层包括Ti、Ta、W、TiN、TaN或TiW层。
3.根据权利要求1所述的半导体器件，所述阻挡层具有在50nm至200nm之间的厚度。
4.根据权利要求1所述的半导体器件，其中，所述阻挡层具有约100nm的厚度。
5.根据权利要求1所述的半导体器件，其中，所述金属化堆叠还包括在所述阻挡层之上的Al、AlCu或AlSiCu层。
6.根据权利要求5所述的半导体器件，其中，所述Al、AlCu或AlSiCu层具有在0.3μm至10μm之间的厚度。
7.根据权利要求5所述的半导体器件，其中，所述Al、AlCu或AlSiCu层具有在3μm与5μm之间的厚度。
8.根据权利要求5所述的半导体器件，其中，所述金属化堆叠还包括在所述Al、AlCu或AlSiCu层之上的Ni或NiP层。
9.根据权利要求8所述的半导体器件，其中，所述Ni或NiP层具有在0.5μm与8μm之间的厚度。
10.根据权利要求8所述的半导体器件，其中，所述Ni或NiP层具有在2μm至5μm之间的厚度。
11.根据权利要求8所述的半导体器件，其中，所述金属化堆叠还包括在所述Ni或NiP层之上的Au或Ag或Pd层。
12.根据权利要求11所述的半导体器件，其中，所述Au或Ag或Pd或合金Au/Ag或合金Au/Pd层具有在20nm与300nm之间的厚度。
13.根据权利要求8所述的半导体器件，其中，所述金属化堆叠还包括在所述Ni或NiP层之上的Au或Pd层，并且所述Au层的厚度在80nm至200nm之间。
14.根据权利要求1所述的半导体器件，其中，所述电极是源电极或漏电极。
15.根据权利要求1所述的半导体器件，其中，所述界面材料粘结并电接触所述金属化堆叠。
16.根据权利要求1-15中任一项所述的半导体器件，其中，所述第一管芯和/或所述第二管芯是超结器件。
17.根据权利要求1所述的半导体器件，其中，所述第一和第二管芯被配置为半桥。
18.根据权利要求1所述的半导体器件，还包括在所述第一管芯上的第三管芯。
19.根据权利要求18所述的半导体器件，其中，所述第一、第二以及第三管芯被配置为全桥。 
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