CN203406281U - 一种容量为512K×40bit的立体封装MRAM存储器 - Google Patents
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Abstract
本实用新型涉及一种容量为512K×40bit的立体封装MRAM存储器，包括五个容量为512K×8bit的MRAM芯片，其特征在于，还包括从下至上进行堆叠的一个引线框架层和五个芯片层，引线框架层上设有用于对外连接的引脚，每个芯片层上置放一个所述MRAM芯片；所述堆叠的一个引线框架层和五个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和五个芯片层上露出的电气连接引脚进行关联连接以形成：五个MRAM芯片相应连接，引线框架层的引脚作为对外接入信号与对外输出信号的物理连接物。本实用新型能相对降低占用印刷电路板的平面空间。
Description
【技术领域】
本实用新型涉及存储设备，尤其涉及一种容量为512K×40bit的立体封装MRAM存储器。
【背景技术】
目前，很多印刷电路板(PCB)上都需要装有MRAM芯片(MRAM：磁阻型随机数据存储器)，由于每一MRAM存储芯片的容量有限，如果在某一应用是要使用很大的MRAM存储空间，那么就要扩充印刷电路板的面积，然后在上面贴置多个MRAM芯片。
由于在一些特定场所，对某些使用印刷电路板的设备所占用的平面空间有一定的限制，可能就需要降低印刷电路板的平面面积；这样的话，相对较难地扩充MRAM印刷电路板(PCB)上的存储空间。
【实用新型内容】
本实用新型要解决的技术问题是提供一种容量为512K×40bit的立体封装MRAM存储器，其能相对降低占用印刷电路板的平面空间。
上述技术问题通过以下技术方案实现：
一种容量为512K×40bit的立体封装MRAM存储器，包括五个容量为512K×8bit的MRAM芯片，其特征在于，还包括从下至上进行堆叠的一个引线框架层和五个芯片层，引线框架层上设有用于对外连接的引脚，每个芯片层上置放一个所述MRAM芯片；所述堆叠的一个引线框架层和五个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和五个芯片层上露出的电气连接引脚进行关联连接以形成：五个MRAM芯片相应连接，引线框架层的引脚作为对外接入信号与对外输出信号的物理连接物。
五个MRAM芯片的地址线、读信号线、写信号线分别对应复合，五个MRAM芯片的数据线、片选信号线并置。
由五个容量为512K×8bit的MRAM芯片之间连接成容量为512K×40bit的MRAM存储器的技术属于本技术领域人员通常掌握的技术，本实用新型的创造点是利用五个置放芯片层来置放MRAM芯片，然后通过堆叠、灌封、切割后在外表面设置镀金连接线以将置芯片的五个芯片层和一个引线框架层的引脚接线连接成一个立体封装MRAM存储器，通过立体封装方式避免在一个芯片层上进行并置所有MRAM芯片，减少了占用印刷电路板的平面空间，从而减少了印刷电路板的平面空间，尤其适合应用于航空、航天领域。
【附图说明】
图1为本实用新型的截面图；
图2为本实用新型的五个MRAM芯片连接示意图。
【具体实施方式】
如图1和图2所示，本实施例提供的一种容量为512K×40bit的立体封装MRAM存储器，包括从下至上进行堆叠的一个引线框架层和五个芯片层：一设有用于对外连接的引脚11的引线框架层1，一贴装有MRAM芯片21的芯片层2，一贴装有MRAM芯片31的芯片层3，一贴装有MRAM芯片41的芯片层4，一贴装有MRAM芯片51的芯片层5，一贴装有MRAM芯片61的芯片层6；MRAM芯片21、31、41、51、61均采用容量为512K×8bit、的TSOP-44(44个引脚)的封装MRAM芯片；堆叠的一个引线框架层和五个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将芯片层上露出的电气连接引脚进行关联连接以形成一个容量为512K×40bit、引脚封装为SOP-84(84个引脚)封装的立体封装MRAM存储器，引线框架层1的引脚11作为立体封装MRAM存储器的对外接入信号与对外输出信号的物理连接物。
其中，五个MRAM芯片的地址线、读信号线、写信号线分别对应复合，五个MRAM芯片的数据线、片选信号线并置。
引线框架层和四个芯片层可以采用印刷电路板。
上述立体封装MRAM存储器的制备过程如下：
(1)将引脚11焊接在引线框架层1上；将MRAM芯片21、31、41、51、61分别一一对应地设置在置放芯片层2、3、4、5、6上；
(2)将引线框架层1、芯片层2、芯片层3、芯片层4、芯片层5、芯片层6从下至上进行堆叠；
(3)使用环氧树脂对一个引线框架层和五个芯片层进行灌封，对灌封后的一个引线框架层和五个芯片层进行切割，以让一个引线框架层和五个芯片层在各自的周边上露出电气连接引脚；
(4)对一个引线框架层和五个芯片层进行表面镀金以形成镀金层，此时，镀金层与五个芯片层在各自的周边上露出的电气连接引脚连接，露出的电气连接引脚之间都相互连接且同时也连接引脚；
(5)为了把该分离的信号结点分割开，对镀金层进行表面连线雕刻以形成镀金连接线，镀金连接线将引线框架层和芯片层上露出的电气连接引脚进行关联连接以形成一个容量为512K×40bit、引脚封装为SOP84(84个引脚)封装的立体封装MRAM存储器，引线框架层1的引脚11作为立体封装MRAM存储器的对外接入信号与对外输出信号的物理连接物。
本立体封装MRAM存储器的84个引脚的具体用途如表1。
表1 引脚的具体用途
| 引脚号 | 名称 | 类型 | 描述 | 引脚号 | 名称 | 类型 | 描述 |
| 1 | DQ33 | I/O | 数据总线 | 84 | NC | 无连接 | 空脚 |
| 2 | DQ32 | I/O | 数据总线 | 83 | NC | 无连接 | 空脚 |
| 3 | DQ25 | I/O | 数据总线 | 82 | #E5 | I | 片选，低有效 |
| 4 | DQ24 | I/O | 数据总线 | 81 | DQ38 | I/O | 数据总线 |
| 5 | #E4 | I | 片选，低有效 | 80 | DQ39 | I/O | 数据总线 |
| 6 | DQ17 | I/O | 数据总线 | 79 | DQ30 | I/O | 数据总线 |
| 7 | DQ16 | I/O | 数据总线 | 78 | DQ31 | I/O | 数据总线 |
| 8 | #E3 | I | 片选，低有效 | 77 | DQ22 | I/O | 数据总线 |
| 9 | DQ9 | I/O | 数据总线 | 76 | DQ23 | I/O | 数据总线 |
| 10 | DQ8 | I/O | 数据总线 | 75 | DQ14 | I/O | 数据总线 |
| 11 | DC1 | 无连接 | 空脚 | 74 | DC8 | 无连接 | 空脚 |
| 12 | #E2 | I | 片选，低有效 | 73 | DQ15 | I/O | 数据总线 |
| 13 | A0 | I | 地址线 | 72 | DC7 | 无连接 | 空脚 |
| 14 | A1 | I | 地址线 | 71 | A18 | I | 地址线 |
| 15 | A2 | I | 地址线 | 70 | A17 | I | 地址线 |
| 16 | A3 | I | 地址线 | 69 | A16 | I | 地址线 |
| 17 | A4 | I | 地址线 | 68 | A15 | I | 地址线 |
| 18 | #E1 | I | 片选，低有效 | 67 | #G | I | 读信号，低有效 |
| 19 | DQ0 | I/O | 数据总线 | 66 | DQ7 | I/O | 数据总线 |
| 20 | DQ1 | I/O | 数据总线 | 65 | DQ6 | I/O | 数据总线 |
| 21 | VDD | 电源 | 3.3V | 64 | VSS | 电源 | 地 |
| 22 | VSS | 电源 | 地 | 63 | VDD | 电源 | 3.3V |
| 23 | DQ2 | I/O | 数据总线 | 62 | DQ5 | I/O | 数据总线 |
| 24 | DQ3 | I/O | 数据总线 | 61 | DQ4 | I/O | 数据总线 |
| 25 | #W | I | 写信号，低有效 | 60 | DC6 | 无连接 | 空脚 |
| 26 | A5 | I | 地址线 | 59 | A14 | I | 地址线 |
| 27 | A6 | I | 地址线 | 58 | A13 | I | 地址线 |
| 28 | A7 | I | 地址线 | 57 | A12 | I | 地址线 |
| 29 | A8 | I | 地址线 | 56 | A11 | I | 地址线 |
| 30 | A9 | I | 地址线 | 55 | A10 | I | 地址线 |
| 31 | DC2 | 无连接 | 空脚 | 54 | DC5 | 无连接 | 空脚 |
| 32 | DC3 | 无连接 | 空脚 | 53 | DC4 | 无连接 | 空脚 |
| 33 | DQ11 | I/O | 数据总线 | 52 | DQ12 | I/O | 数据总线 |
| 34 | DQ10 | I/O | 数据总线 | 51 | DQ13 | I/O | 数据总线 |
| 35 | DQ19 | I/O | 数据总线 | 50 | DQ20 | I/O | 数据总线 |
| 36 | DQ18 | I/O | 数据总线 | 49 | DQ21 | I/O | 数据总线 |
| 37 | DQ27 | I/O | 数据总线 | 48 | DQ28 | I/O | 数据总线 |
| 38 | DQ26 | I/O | 数据总线 | 47 | DQ29 | I/O | 数据总线 |
| 39 | DQ35 | I/O | 数据总线 | 46 | DQ36 | I/O | 数据总线 |
| 40 | DQ34 | I/O | 数据总线 | 45 | DQ37 | I/O | 数据总线 |
| 41 | NC | 无连接 | 空脚 | 44 | NC | 无连接 | 空脚 |
| 42 | NC | 无连接 | 空脚 | 43 | NC | 无连接 | 空脚 |
本实用新型不局限于上述实施例，基于上述实施例的、未做出创造性劳动的简单替换，应当属于本实用新型揭露的范围。
Claims (2)
1.一种容量为512K×40bit的立体封装MRAM存储器，包括五个容量为512K×8bit的MRAM芯片，其特征在于，还包括从下至上进行堆叠的一个引线框架层和五个芯片层，引线框架层上设有用于对外连接的引脚，每个芯片层上置放一个所述MRAM芯片；所述堆叠的一个引线框架层和五个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和五个芯片层上露出的电气连接引脚进行关联连接以形成：五个MRAM芯片相应连接，引线框架层的引脚作为对外接入信号与对外输出信号的物理连接物。
2.根据权利要求1所述的一种容量为512K×40bit的立体封装MRAM存储器，其特征在于，五个MRAM芯片的地址线、读信号线、写信号线分别对应复合，五个MRAM芯片的数据线、片选信号线并置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201320385610.9U CN203406281U (zh) | 2013-06-30 | 2013-06-30 | 一种容量为512K×40bit的立体封装MRAM存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201320385610.9U CN203406281U (zh) | 2013-06-30 | 2013-06-30 | 一种容量为512K×40bit的立体封装MRAM存储器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN203406281U true CN203406281U (zh) | 2014-01-22 |
Family
ID=49942203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201320385610.9U Expired - Lifetime CN203406281U (zh) | 2013-06-30 | 2013-06-30 | 一种容量为512K×40bit的立体封装MRAM存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN203406281U (zh) |
-
2013
- 2013-06-30 CN CN201320385610.9U patent/CN203406281U/zh not_active Expired - Lifetime
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