CN203299808U - 位串行加法器 - Google Patents
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Abstract
本实用新型公开了一种位串行加法器，包括综合计算模块和移位寄存器，综合计算模块的本位进位信号输出端Cout1与移位寄存器的本位进位信号输入端Cin1连接，移位寄存器的前一位进位信号输出端Cout2与综合计算模块的前一位进位信号输入端Cin2连接，综合计算模块的求和结果Result通过数据串行输出端口串行输出，操作数Num（0,1）串行输入到综合计算模块。时钟脉冲信号与移位寄存器的时钟脉冲输入端相连，复位信号分别连接到综合计算模块的复位端RST1和移位寄存器的复位端RST2。本实用新型对数据采用串行输入和串行输出，不仅可以简化电路结构、减少连接器件、降低成本，还可以实现任意位数的加法操作，运用灵活。
Description
技术领域
本实用新型涉及数字电子技术，特别是涉及位串行加法器。
背景技术
加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器均可以用加法器来构成。因此，它也常常是数字信号处理系统中的限速元件。以单位元的加法器来说，有两种基本的类型：半加器和全加器。半加器有两个输入和两个输出，输入可以标识为 A、B 或 X、Y，输出通常标识为合 S 和进制 C。A 和 B 经 XOR 运算后即为 S，经 AND 运算后即为 C。全加器引入了进制值的输入，以便计算较大的数。为区分全加器的两个进制线，在输入端的记作 Ci 或 Cin，在输出端的则记作 Co 或 Cout。半加器简写为 H.A.，全加器简写为 F.A.。
传统加法器都是位并行加法器，一次只能进行有限位加法操作，不能一次性完成多位数相加的操作，同时随着操作数位数的增加，体积大大增加，器件多、电路结构复杂、成本高。
实用新型内容
本实用新型的目的在于克服现有技术的不足，提供一种数据串行输入串行输出的位串行加法器，该加法器电路结构简单、设计成本低、设计灵活、可实现任意位数加法操作。
本实用新型的目的是通过以下技术方案来实现的：位串行加法器，包括综合计算模块和移位寄存器，综合计算模块的本位进位信号输出端Cout1与移位寄存器的本位进位信号输入端Cin1连接，移位寄存器的前一位进位信号输出端Cout2与综合计算模块的前一位进位信号输入端Cin2连接，综合计算模块的求和结果Result通过数据串行输出端口串行输出，操作数Num（0,1）串行输入到综合计算模块。时钟脉冲信号与移位寄存器的时钟脉冲输入端相连，复位信号分别连接到综合计算模块的复位端RST1和移位寄存器的复位端RST2。
所述的综合计算模块，当多个操作数输入时，它们与前一位进位信号输入端Cin2输入的前一位进位信号共同决定本位求和结果和本位进位信号。
本实用新型的有益效果是：对数据采用串行输入和串行输出，不会因为操作数位数的增加而增加器件、增加体积，简化电路结构、降低设计成本；另外，可以实现任意位数的加法操作，运用灵活。
附图说明
图1为本实用新型的原理图。
具体实施方式
下面结合附图及实施例进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。
如图1所示，位串行加法器，它包括综合计算模块和移位寄存器，综合计算模块的本位进位信号输出端Cout1与移位寄存器的本位进位信号输入端Cin1连接，移位寄存器的前一位进位信号输出端Cout2与综合计算模块的前一位进位信号输入端Cin2连接，综合计算模块的求和结果Result通过数据串行输出端口串行输出，操作数Num（0,1）串行输入到综合计算模块。时钟脉冲信号与移位寄存器的时钟脉冲输入端相连，复位信号分别连接到综合计算模块的复位端RST1和移位寄存器的复位端RST2。
本实用新型的工作过程为：对于复位信号Reset，当Reset信号为低电平时对综合计算模块和移位寄存器分别复位。当两个操作数Num（0,1）输入时，对于移位寄存器，其内部依次串联有多个触发器，当本位进位信号Carry1输入到本位进位信号输入端Cin1时，该本位进位信号Carry1存入到移位寄存器的触发器F0中，随着时钟CLK的上升沿的到来，触发器F0中的Carry1移位给触发器F1存为Carry2，CLK下降沿时，触发器F1中的Carry2移位给触发器F2存为Carry3，Carry3通过移位寄存器的前一位进位信号输出端Cout2连接到综合计算模块的前一位进位信号输入端Cin2。对于综合计算模块，综合计算模块从接受到两个二进制数的最低位开始，它们与前一位进位信号输入端Cin2输入的前一次进位信号Carry3（最开始的两个操作数的低位由于没有上一位的进位，所以看作进位为0）共同决定本位求和结果Result和本位进位信号Carry1，该位串行加法器的实现是在FPGA上。
Claims (2)
1.位串行加法器，其特征在于：它包括综合计算模块和移位寄存器，综合计算模块的本位进位信号输出端Cout1与移位寄存器的本位进位信号输入端Cin1连接，移位寄存器的前一位进位信号输出端Cout2与综合计算模块的前一位进位信号输入端Cin2连接，综合计算模块的求和结果Result通过数据串行输出端口串行输出，操作数Num（0,1）串行输入到综合计算模块。
2.根据权利要求1所述的位串行加法器，其特征在于：所述的综合计算模块拥有复位端RST1，所述的移位寄存器拥有复位端RST2和时钟脉冲输入端，时钟脉冲信号与移位寄存器的时钟脉冲输入端相连，复位信号分别连接到综合计算模块的复位端RST1和移位寄存器的复位端RST2。
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| CN109121435A (zh) * | 2017-04-19 | 2019-01-01 | 上海寒武纪信息科技有限公司 | 处理装置和处理方法 |
| CN110045944A (zh) * | 2019-04-23 | 2019-07-23 | 陈新豫 | 新型快速加法器 |
| CN110533174A (zh) * | 2018-05-24 | 2019-12-03 | 华为技术有限公司 | 神经网络系统中数据处理的电路和方法 |
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