CN203204600U

CN203204600U - 基于增强型lut5结构的二进制加减法器

Info

Publication number: CN203204600U
Application number: CN 201320181781
Authority: CN
Inventors: 黄志军; 王元; 陈利光
Original assignee: Shanghai Anlogic Information Science & Technology Co Ltd
Current assignee: Shanghai Anlu Information Technology Co ltd
Priority date: 2013-04-11
Filing date: 2013-04-11
Publication date: 2013-09-18
Anticipated expiration: 2023-04-11

Abstract

本实用新型涉及二进制加减法器，公开了一种基于增强型LUT5结构的二进制加减法器。本实用新型中，该加减法器包括增强型5输入LUT5结构、进位链结构和本位异或结构，该LUT5结构利用两个3输入共享的LUT4结构同时实现两位的加减法逻辑，端口资源利用率达到4/5，且实现可控加减法逻辑（带有加减控制信号输入）时，端口资源利用率更是达到了5/5=100%，相比现有的独立4输入查找表结构实现1位加/减法，端口利用率增加了30%，大大提高了面积利用率。此外，进位链结构包括2位超前进位链结构，将2位进位链逻辑延迟从传统的两个选择器降低到了一个三态反相器的延迟时间，减少了进位传输延迟，提高了加减法器的工作频率。

Description

基于增强型LUT5结构的二进制加减法器

技术领域

本实用新型涉及二进制加减法器，特别涉及基于增强型LUT5结构的二进制加减法器。

背景技术

在可编程逻辑器件中，通常由可编程逻辑单元来实现用户设计中的随机逻辑函数和时序逻辑。对于现场可编程逻辑阵列（FPGA），绝大多数可编程逻辑单元内部都是由一定数量的查找表（look up table，简称“LUT”）结构和时序单元（边沿触发型寄存器或电平型锁存器）所组成，而一个N输入查找表结构是用来实现任意一个N输入组合逻辑函数，查找表结构内利用2^N的存贮阵列保存N个输入所对应的函数值。可编程逻辑单元之间通过预先定制的金属布线以及可控开关（可编程互连）连接在一起。

在大多数需要FPGA所实现的设计中都会使用到大量的加减法逻辑，其位宽也随着应用要求越来越高。进位链(carry chain)是实现多位加减法逻辑中进位传输的一种链式方式。每一位加减法逻辑都分解为本位和函数以及进位函数。本位和函数是本位的最终结果输出，而进位函数送给下一位的加减法逻辑。各个位间的进位函数级联构成了进位链。进位链的延迟时间决定了多位加减法器的运算速度。

在可编程逻辑单元中增加进位链逻辑以及其他逻辑来实现大位宽行波进位加减法器的方法在很多现场可编程逻辑阵列器件中采用。其原理基于行波进位加/减法逻辑的改进。

对于一个n位二进制加法逻辑x+y，数学表达式为：s[n:0]=x[n-1:0]+y[n-1:0]+cin[0]，s[n]是最高位进位，cin[0]=0；

对于一个n位二进制减法逻辑x-y，数学表达式为：s[n:0]=x[n-1:0]+(/y[n-1:0])+cin[0]，s[n]是最高位借位，cin[0]=1；

上面表达式可分解成n个1位二进制加减法逻辑的组合，如下：

sum[n]=x[n]^y[n]^cin[n-1]；

co[n]=(x[n]^y[n])*cin[n-1]|/(x[n]^y[n])*k[n]；（n=0～n-1）

加法逻辑:cin[0]=0，x[n]=x[n],y[n]=y[n],k[n]=x[n]or y[n]；

减法逻辑:cin[0]=1，x[n]=x[n],y[n]=/y[n],k[n]=x[n]or/y[n]；

需要注意的是，符号“/”代表“反相”，符号“^”代表“异或”，符号“*”代表“与”，符号“｜”代表“或”，二进制逻辑中x^(/y)等价于/(x^y)或(/x)^y。

则1位二进制加法逻辑实现如图1所示。图2中由cin到co的级联选择器构成了进位逻辑链。很明显，进位逻辑链的延迟是整个运算逻辑的最大延迟路径，其决定了整体加法器的最高工作频率。

而在xilinx公司的多个器件中采用了一个独立的4输入查找表结构结合进位链和本位产生逻辑实现1位加法逻辑的方式，详见US5481206，图3为各该1位加法逻辑的级联结构示意图。

然而，如xilinx公司现有的加减法实现方式存在着硬件资源利用率低的问题：在用单一LUT4结构和进位逻辑等实现加减法时，可编程逻辑单元浪费多。每个可编程逻辑单元都是一定数目的LUT单元，结合大扇入输入选择器（如图4中402）以及外部的互连资源（如图4中401）所构成的。因此，在整体结构固定的前提下，资源利用率的大小取决于尽可能用较少的可编程逻辑单元实现N位加法。如图4中其LUT的4个输入端口只使用了两个，有一半的输入选择器401没有使用，一半资源被浪费了。如图4中2个LUT4结构共8个输入只实现了两位加法。实现加减法时资源利用率可定义为可实现的加/减法输入数目与LUT独立输入输入数目的比值。因此如图4中资源利用率为2/4（1位加法2个输入，一个LUT4个输入）。

因此，本发明的发明人发现，单纯基于查找表结构的逻辑函数产生部件在实现加减法逻辑时所消耗的查找表结构数目太多导致面积巨大、成本上升，同时通过查找表结构间的普通互连连接进位逻辑也使得大位宽加减法逻辑延迟太大，无法满足高速设计的需求。

实用新型内容

本实用新型的目的在于提供一种基于增强型LUT5结构的二进制加减法器，大大优化了大位宽加减法器的面积利用率。

为解决上述技术问题，本实用新型的实施方式公开了一种基于增强型LUT5结构的二进制加减法器，包括LUT5结构、进位链结构、第一本位异或结构和第二本位异或结构；

该LUT5结构包括第一LUT4结构和第二LUT4结构；

该第一LUT4结构包括四个LUT2结构和第一4选1选择器，该第二LUT4结构包括四个LUT2结构和第二4选1选择器，上述LUT2结构的两个输入端分别接第一二进制数的第一位和第二位，上述第一4选1选择器和第二4选1选择器的各四个输入端分别接相应的各四个LUT2结构的输出端，该第一4选1选择器的两个控制端分别接加减控制信号和第二二进制数的第一位，该第二4选1选择器的两个控制端分别接上述加减控制信号和第二二进制数的第二位；

上述进位链结构配置成接收第一二进制数的第一位和第二位、上述第一LUT4结构和第二LUT4结构的输出结果以及前级进位信号，并输出第一进位信号和第二进位信号；

上述第一本位异或结构配置成接收上述前级进位信号、第一LUT4结构的输出结果并输出第一本位结果，上述第二本位异或结构配置成接收上述第一进位信号、第二LUT4结构的输出结果并输出第二本位结果。

本实用新型实施方式与现有技术相比，主要区别及其效果在于：

本实用新型包括增强型5输入LUT5结构、进位链结构和本位异或结构，该增强型LUT5结构结构利用两个3输入共享的LUT4结构同时实现两位的加减法逻辑，端口资源利用率达到了4/5，且实现可控加减法逻辑（带有加减控制信号输入）时，端口资源利用率更是达到了5/5=100%，大大提高了面积利用率。

进一步地，上述进位链结构包括2位超前进位链结构，其将2位进位链逻辑延迟从传统的两个选择器降低到了一个三态反向器的延迟时间，减少了进位传输延迟，提高了加减法器的工作频率。

进一步地，上述本位异或结构比传统本位异或结构少使用两个管子，进一步提高了面积利用率。

进一步地，通过进位信号将各二进制加减法器级联在一起，具有可扩展性。

附图说明

图1是现有的1位加法逻辑的结构示意图；

图2是现有的多位加法逻辑的结构示意图；

图3是现有的另一种多位加法逻辑的结构示意图；

图4是现有的另一种多位加法逻辑的结构示意图；

图5是第一实施方式中一种增强型LUT5结构的结构示意图；

图6是本实用新型第一实施方式中一种基于增强型LUT5结构的二进制加减法器的结构示意图；

图7是本实用新型第一实施方式中各LUT2结构实现X[0]和X[1]的函数的示意图；

图8是本实用新型第二实施方式中一种基于增强型LUT5结构的二进制加减法器的结构示意图；

图9是本实用新型第二实施方式中一种基于增强型LUT5结构的二进制加减法器中的2位超前进位链结构的示意图；

图10是本实用新型第三实施方式中一种基于增强型LUT5结构的二进制加减法器的结构示意图；

图11是现有的本位异或结构的示意图；

图12是本实用新型第三实施方式中一种基于增强型LUT5结构的二进制加减法器级联的结构示意图；

图13是本实用新型第三实施方式中另一种基于增强型LUT5结构的二进制加减法器级联的结构示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的实施方式作进一步地详细描述。

本实用新型第一实施方式涉及一种基于增强型LUT5结构的二进制加减法器。增强型LUT5结构是指在普通LUT5结构中的输入端增加一个2选1选择器，产生两个3个输入共享的LUT4结构，如图5所示，A、B、C是共享的三个输入端，D、E为另两个输入端，F为输出。

图6是基于图5所示的增强型LUT5结构的二进制加减法器的结构示意图，图5中未用到的器件不显示。该基于增强型LUT5结构的二进制加减法器包括LUT5结构601、进位链结构602、第一本位异或结构606a和第二本位异或结构606b。

如图6所示，该LUT5结构包括第一LUT4结构601a和第二LUT4结构601b。

第一LUT4结构包括四个LUT2结构和第一4选1选择器，第二LUT4结构包括四个LUT2结构和第二4选1选择器，各LUT2结构的两个输入端分别接第一二进制数X的第一位X[0]和第二位X[1]，第一4选1选择器和第二4选1选择器的各四个输入端分别接相应的各四个LUT2结构的输出端，第一4选1选择器的两个控制端S0、S1分别接加减控制信号sub和第二二进制数Y的第一位Y[0]，第二4选1选择器的两个控制端S0、S1分别接加减控制信号sub和第二二进制数Y的第二位Y[1]。

在加减控制信号sub为0时，第一LUT4结构输出第一二进制数X的第一位X[0]和第二二进制数Y的第一位Y[0]的异或结果，第二LUT4结构输出第一二进制数X的第二位X[1]和第二二进制数Y的第二位Y[1]的异或结果。

在加减控制信号sub为1时，第一LUT4结构输出第一二进制数X的第一位X[0]和第二二进制数Y的第一位Y[0]的异或的反相结果，第二LUT4结构输出第一二进制数X的第二位X[1]和第二二进制数Y的第二位Y[1]的异或的反相结果。

在一个优选的例子中，图6中的第一LUT4结构601a和第二LUT4结构601b可实现由加减控制信号sub所控制的X和Y间的异或逻辑或同或逻辑。其中，优选地，如图7所示，各4个2输入查找表LUT2结构用于分别实现X[0]和X[1]的函数，则sub=0时，F0=X0^Y0，F1=X1^Y1；sub=1时，F0=/X0^Y0，F1=/X1^Y1。当然，可以理解，在本实用新型的其他实施方式中，也可以根据需要设置其他函数以配合后续的逻辑结构，不限于上述函数。

由图6可以看到，两个LUT4结构共享的三个输入端A0、B0、C0分别接X[0]、X[1]、sub，另两个输入端D0、E0分别接Y[0]、Y[1]。由于图6是基于图5所示的增强型LUT5结构，Y[0]、Y[1]经一2选1选择器后分别接第一LUT4结构和第二LUT4结构的控制端S1，但可以理解的是，Y[0]、Y[1]也可以直接连接第一LUT4结构和第二LUT4结构的控制端S1。

进位链结构602配置成接收第一二进制数X的第一位X[0]和第二位X[1]、第一LUT4结构和第二LUT4结构的输出结果F0、F1以及前级进位信号Cin0，并输出第一进位信号Co[0]和第二进位信号Co[1]。

第一本位异或结构606a配置成接收前级进位信号Cin0、第一LUT4结构的输出结果F0并输出第一本位结果S[0]，第二本位异或结构606b配置成接收第一进位信号Co[0]、第二LUT4结构的输出结果F1并输出第二本位结果S[1]。

本实用新型包括增强型5输入LUT5结构、进位链结构和本位异或结构，该增强型LUT5结构利用两个3输入共享的LUT4结构同时实现两位的加减法逻辑，端口资源利用率达到了4/5，且实现可控加减法逻辑（带有加减控制信号输入）时，端口资源利用率更是达到了5/5=100%，大大提高了面积利用率。

本实用新型第二实施方式涉及一种基于增强型LUT5结构的二进制加减法器。图8是该基于增强型LUT5结构的二进制加减法器的结构示意图。

第二实施方式在第一实施方式的基础上进行了改进，主要改进之处在于：上述进位链结构包括2位超前进位链结构，其将2位进位链逻辑延迟从传统的两个选择器降低到了一个三态反向器的延迟时间，减少了进位传输延迟，提高了加减法器的工作频率。具体地说：

上述进位链结构包括2位超前进位链结构（604、605），如图8所示，605结构的三个输入端IN0、IN1、IN2分别接前级进位信号Cin0、第一LUT4结构和第二LUT4结构中一LUT2结构的输出端，在图7的配置下，所连接的LUT2结构分别输出X[0]和X[1]，当然，可以理解，输入端IN1、IN2也可直接连接输入端A0、B0。而604结构的各控制信号F1*F0、F1*/F0和/F1分别接605结构的三个控制端S0、S1、S2以控制各输入信号的输出。

如图9所示，该2位超前进位链结构包括与门、三态反相器sinv、第一反相器、第二反相器、第一传输门、第二传输门和第三传输门。

可以理解，传输门是一种传输信号的开关，由控制端的控制信号控制。

该第一反相器的输入端接第一二进制数X的第二位X[1]，输出端接第一传输门的输入端，该第一传输门的控制端接第二LUT4结构的反相输出结果/F1。

该第二反相器的输入端接第一二进制数X的第一位X[0]，输出端接第二传输门的输入端，该第二传输门的控制端接第二LUT4结构的输出结果F1，该第二传输门的输出端接第三传输门的输入端，该第三传输门的控制端接第一LUT4结构的反相输出结果/F0。

该与门的两个输入端分别接第一LUT4结构和第二LUT4结构的输出结果F0、F1，该与门的输出端接三态反相器sinv的控制端，该三态反相器sinv的输入端接前级进位信号Cin0。

上述第一传输门、第三传输门和三态反相器sinv的输出端相互连接形成该2位超前进位链结构的输出端输出上述第二进位信号的反相结果/Co[1]。

此外，可以理解，在本实用新型的其他实施方式中，也可以不采用2位超前进位链结构，也能实现本实用新型的技术方案。

值得注意的是，图6中的2位进位逻辑产生是通过两个2选1选择器级联生成，因此要经过两级选择器延迟。而本实用新型将其电路优化成图8所示的604和605构成的高速结构，此电路实现了对Cin到Co[1]关键路径延迟的优化。从Cin0到/Co[1]路径只有一级三态反相器的门延迟（Tsinv），远远小于现有设计中两个选择器的延迟，可将一个N位加减法器中进位级联延迟缩短到N/2个Tsinv。

本实用新型第三实施方式涉及一种基于增强型LUT5结构的二进制加减法器。图10是该基于增强型LUT5结构的二进制加减法器的结构示意图。

第三实施方式在第一、第二实施方式的基础上进行了改进，主要改进之处在于：上述本位异或结构比传统本位异或结构少使用两个管子，进一步提高了面积利用率。具体地说：

如图10所示，第一本位异或结构606a包括第一与非门、第三反相器和第一2选1选择器，其中第一与非门的一个输入端接前级进位信号Cin0，另一个输入端由编程点FUSE控制，该第一与非门的输出端接第三反相器的输入端并与第一2选1选择器的一个输入端连接，该第三反相器的输出端与第一2选1选择器的另一个输入端连接，该第一2选1选择器的控制端接第一LUT4结构的输出结果F0，在编程点FUSE为0时，该第一2选1选择器的输出端输出第一LUT4结构的输出结果F0，在编程点FUSE为1时，该第一2选1选择器的输出端输出第一本位结果S[0]。

第二本位异或结构606b包括第二与非门、第四反相器和第二2选1选择器，其中第二与非门的一个输入端接第一进位信号Co[0]，另一个输入端由编程点FUSE控制，该第二与非门的输出端接第四反相器的输入端并与第二2选1选择器的一个输入端连接，该第四反相器的输出端与第二2选1选择器的另一个输入端连接，该第二2选1选择器的控制端接第二LUT4结构的输出结果F1，在编程点FUSE为0时，该第二2选1选择器的输出端输出第二LUT4结构的输出结果F1，在编程点FUSE为1时，该第二2选1选择器的输出端输出第二本位结果S[1]。

此外，可以理解，在本实用新型的其他实施方式中，也可以不采用图10中的本位异或结构，也能实现本实用新型的技术方案。

在图10所示的本位异或结构的模式由编程点FUSE控制：

FUSE=0，电路是LUT模式，查找表结构的值F输出。

FUSE=1，电路是进位加法模式，F和进位信号Cin进行异或(XOR)后输出。

一般的本位异或结构如图11所示，需要一个2选1选择器和XOR门，而XOR门通常需要一个反相器和一个2选1选择器实现。

将图10与图11的本位异或结构进行比较，可以发现图10中的与门比图11中的2选1选择器少使用两个管子，因此进一步提高了面积利用率。

优选地，如图10所示，通过增强型LUT5结构的逻辑单元，配合延迟优化的进位链逻辑（604和605）以及本位产生逻辑可以高效实现2位加/减法器。此外，可以理解，各结构的改进也可以分别使用。

进一步地，由于/Co[1]与Co[1]反相，如图12所示，可将一二进制加减法器的2位超前进位链结构的输出端经一反相器与另一二进制加减法器的前级进位信号连接，以实现更多位二进制加减法。通过进位信号将各二进制加减法器级联在一起，具有可扩展性。

此外，可以理解，在本实用新型的其他实施方式中，也可以如图13所示，一二进制加减法器的本位异或结构中未加入反相器901，一二进制加减法器的本位异或结构中加入反相器901，交替连接以实现更多位二进制加减法。

还可以理解的是，没有2位超前进位链结构的二进制加减法器可直接通过一二进制加减法器的第二进位信号与另一二进制加减法器的前级进位信号连接，来实现更多位二进制加减法。

需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

虽然通过参照本实用新型的某些优选实施方式，已经对本实用新型进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本实用新型的精神和范围。

Claims

1.一种基于增强型LUT5结构的二进制加减法器，包括LUT5结构、进位链结构、第一本位异或结构和第二本位异或结构，其特征在于：

所述LUT5结构包括第一LUT4结构和第二LUT4结构；

第一LUT4结构包括四个LUT2结构和第一4选1选择器，第二LUT4结构包括四个LUT2结构和第二4选1选择器，所述LUT2结构的两个输入端分别接第一二进制数的第一位和第二位，所述第一4选1选择器和第二4选1选择器的各四个输入端分别接相应的各四个LUT2结构的输出端，第一4选1选择器的两个控制端分别接加减控制信号和第二二进制数的第一位，第二4选1选择器的两个控制端分别接所述加减控制信号和第二二进制数的第二位；

所述进位链结构配置成接收第一二进制数的第一位和第二位、第一LUT4结构和第二LUT4结构的输出结果以及前级进位信号，并输出第一进位信号和第二进位信号；

所述第一本位异或结构配置成接收所述前级进位信号、第一LUT4结构的输出结果并输出第一本位结果，所述第二本位异或结构配置成接收所述第一进位信号、第二LUT4结构的输出结果并输出第二本位结果。

2.根据权利要求1所述的基于增强型LUT5结构的二进制加减法器，其特征在于，所述进位链结构包括2位超前进位链结构，该2位超前进位链结构包括与门、三态反相器、第一反相器、第二反相器、第一传输门、第二传输门和第三传输门；

第一反相器的输入端接第一二进制数的第二位，输出端接第一传输门的输入端，该第一传输门的控制端接第二LUT4结构的反相输出结果；

第二反相器的输入端接第一二进制数的第一位，输出端接第二传输门的输入端，该第二传输门的控制端接第二LUT4结构的输出结果，该第二传输门的输出端接第三传输门的输入端，该第三传输门的控制端接第一LUT4结构的反相输出结果；

所述与门的两个输入端分别接第一LUT4结构和第二LUT4结构的输出结果，所述与门的输出端接所述三态反相器的控制端，该三态反相器的输入端接所述前级进位信号；

所述第一传输门、第三传输门和三态反相器的输出端相互连接形成所述2位超前进位链结构的输出端输出所述第二进位信号的反相结果。

3.根据权利要求1所述的基于增强型LUT5结构的二进制加减法器，其特征在于，所述第一本位异或结构包括第一与非门、第三反相器和第一2选1选择器，其中第一与非门的一个输入端接所述前级进位信号，另一个输入端由编程点FUSE控制，该第一与非门的输出端接第三反相器的输入端并与第一2选1选择器的一个输入端连接，第三反相器的输出端与第一2选1选择器的另一个输入端连接，该第一2选1选择器的控制端接第一LUT4结构的输出结果；

所述第二本位异或结构包括第二与非门、第四反相器和第二2选1选择器，其中第二与非门的一个输入端接所述第一进位信号，另一个输入端由所述编程点FUSE控制，该第二与非门的输出端接第四反相器的输入端并与第二2选1选择器的一个输入端连接，第四反相器的输出端与第二2选1选择器的另一个输入端连接，该第二2选1选择器的控制端接第二LUT4结构的输出结果。

4.根据权利要求2所述的基于增强型LUT5结构的二进制加减法器，其特征在于，一二进制加减法器的所述2位超前进位链结构的输出端经一反相器与另一二进制加减法器的前级进位信号连接，以实现更多位二进制加减法。

5.根据权利要求1或3所述的基于增强型LUT5结构的二进制加减法器，其特征在于，一二进制加减法器的第二进位信号与另一二进制加减法器的前级进位信号连接，以实现更多位二进制加减法。