CN109672446A

CN109672446A - 一种分段伪数据加权平均dem电路

Info

Publication number: CN109672446A
Application number: CN201910049492.6A
Authority: CN
Inventors: 朱樟明; 常科; 刘术彬; 丁瑞雪; 刘帘曦; 杨银堂
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2019-01-18
Filing date: 2019-01-18
Publication date: 2019-04-23
Anticipated expiration: 2039-01-18
Also published as: CN109672446B

Abstract

本发明涉及一种分段伪数据加权平均DEM电路，包括：数据分段电路、伪数据加权平均电路、数据动态单元匹配电路、数据输入端、数据输出端、第一时钟信号端以及第二时钟信号端；其中，数据分段电路分别与伪数据加权平均电路、数据动态单元匹配电路连接；数据输入端与数据分段电路连接；数据输出端分别与伪数据加权平均电路、数据动态单元匹配电路连接；第一时钟信号端分别与伪数据加权平均电路、数据动态单元匹配电路连接；第二时钟信号端与伪数据加权平均电路连接。通过这种DEM电路，能够消除由于多比特DAC单元之间的不匹配所导致的DAC整体的非线性，提升整个调制器的性能。

Description

一种分段伪数据加权平均DEM电路

技术领域

本发明属于模拟集成电路设计领域，具体涉及一种分段伪数据加权平均DEM电路。

背景技术

在多比特量化的Sigma Delta调制器中，由于多比特DAC(Digital to analogconverter，数字模拟转换器)单元之间的不匹配所导致的DAC整体的非线性，会不经环路滤波噪声整形直接加到信号通路中，从而在输出频谱中将噪底抬高，并且增大SFDR(SpuriousFree Dynamic range，无杂散动态范围)，影响调制器的动态性能。

为了消除DAC的非线性，通常在量化器后接DEM(Dynamic Element Matching，动态单元匹配)电路将DAC单元进行随机轮转选择；传统的DEM电路结构主要通过全加器对轮转指针进行顺序循环累加，从而对DAC单元进行选择，但是若某个单元被循环往复的多次选通，则与该单元对应的匹配误差的能量会得到加强，增大调制器输出频谱中的谐波，影响着调制器的性能。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种分段伪数据加权平均DEM电路。本发明要解决的技术问题通过以下技术方案实现：

本发明的一个实施例提供了一种分段伪数据加权平均DEM电路，包括：

数据分段电路、伪数据加权平均电路、数据动态单元匹配电路、数据输入端、数据输出端、第一时钟信号端以及第二时钟信号端；其中，

所述数据分段电路分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述伪数据加权平均电路与所述数据动态单元匹配电路连接；

所述数据输入端与所述数据分段电路连接；所述数据输出端分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；

所述第一时钟信号端分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述第二时钟信号端与所述伪数据加权平均电路连接。

在本发明的一个实施例中，所述数据分段电路包括：

第一温度计码转二进制码器、第二温度计码转二进制码器；其中，

所述数据输入端、所述第一温度计码转二进制码器以及所述伪数据加权平均电路依次连接；

所述数据输入端、所述第二温度计码转二进制码器以及所述数据动态单元匹配电路依次连接。

在本发明的一个实施例中，所述伪数据加权平均电路包括：

第一二进制码转温度计码器、移位寄存器、反相器、双路选择器、累加器、第一桶型移位器；其中，

所述第一温度计码转二进制码器的第一输出端、所述反相器、所述双路选择器的第一输入端、所述累加器、所述第一桶型移位器的第一输入端依次连接；

所述第一温度计码转二进制码器的第一输出端、所述双路选择器的第二输入端、所述累加器、所述第一桶型移位器的第一输入端依次连接；

所述第一温度计码转二进制码器的第二输出端、所述累加器、所述第一桶型移位器的第一输入端依次连接；

所述第一温度计码转二进制码器的第三输出端、所述第一二进制码转温度计码器、所述第一桶型移位器的第二输入端口依次连接；

所述移位寄存器的输出端与所述双路选择器的第三输入端连接，其输入端与所述第二时钟信号端连接；

所述第一桶型移位器的输出端与所述数据输出端连接。

在本发明的一个实施例中，所述移位寄存器为8位线性反馈移位寄存器。

在本发明的一个实施例中，所述累加器包括：

全加器、第一触发器、第二触发器、第三触发器以及第四触发器；其中，

所述全加器的第一输入端与所述双路选择器的输出端连接，其第一输出端与所述第一触发器的第一输入端、所述第二触发器的第一输入端、所述第三触发器的第一输入端连接；所述第一触发器的输出端、所述第二触发器的输出端、所述第三触发器的输出端分别与所述第一桶型移位器的第一输入端、所述全加器的第二输入端、以及所述数据动态单元匹配电路连接；

所述全加器的第三输入端与所述第一温度计码转二进制码单元的第二输出端连接，其第二输出端口与所述第四触发器的第一输入端连接；

所述第一触发器的第二输入端、所述第二触发器的第二输入端、所述第三触发器的第二输入端以及所述第四触发器的第二输入端分别与所述第一时钟信号端连接；

所述全加器的第四输入端与所述第四触发器的输出端连接。

在本发明的一个实施例中，所述数据动态单元匹配电路包括：

第二二进制码转温度计码器、第五触发器、第六触发器、第七触发器、第一异或门、第二异或门、第三异或门以及第二桶型移位器；其中，

所述第二温度计码转二进制码器的输出端分别与所述第二二进制码转温度计码器、所述第五触发器的第一输入端、所述第六触发器的第一输入端、所述第七触发器的第一输入端连接；所述第二二进制码转温度计码器与所述第二桶型移位器的第一输入端连接；

所述第五触发器的第二输入端、所述第六触发器的第二输入端以及所述第七触发器的第二输入端分别与所述第一时钟信号端连接；

所述第五触发器的输出端与所述第一异或门的第一输入端连接；所述第一触发器的输出端与所述第一异或门的第二输入端连接；

所述第六触发器的输出端与所述第二异或门的第一输入端连接；所述第二触发器的输出端与所述第二异或门的第二输入端连接；

所述第七触发器的输出端与所述第三异或门的第一输入端连接；所述第三触发器的输出端与所述第三异或门的第二输入端连接；

所述第一异或门、所述第二异或门以及所述第三异或门的输出端分别与所述第二桶型移位器的第二输入端连接；

所述第一桶型移位器的输出端与所述数据输出端连接。

在本发明的一个实施例中，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器、所述第五触发器、所述第六触发器以及所述第七触发器均为D触发器。

在本发明的一个实施例中，所述第一触发器、所述第二触发器、所述第三触发器、所述第五触发器、所述第六触发器、所述第七触发器均为上升沿触发；所述第四触发器为下降沿触发。

与现有技术相比，本发明的有益效果：

1.本发明的这种分段伪数据加权平均DEM电路将分段加权数据平均思想和伪随机数据加权平均思想结合起来，能够消除由于多比特DAC单元之间的不匹配所导致的DAC整体的非线性，提升整个调制器的性能；

2.本发明的这种电路中，引入了伪随机信号，使得指针信号的值在3位累加器的基础上进一步随机化，这样，高低位指针分别在高位和低位中进行温度计码的随机轮转，使得完成总体的分段数据加权平均的功能，从而抑制了DAC失配单元产生的非线性能量，保证了调制器的性能；

3.本发明的这种DEM的电路通过对输入的温度计码实现随机打乱，进而实现对于反馈电流舵DAC多个单元的随机选择，使得每个单元被选择的概率趋于平等，避免了由于某个电流失配单元被多次选通而在带内引入较大的杂波，保证了DAC的线性度和调制器的性能。

附图说明

图1为本发明实施例提供的一种分段伪数据加权平均DEM电路的电路结构示意图；

图2为本发明实施例提供的一种分段伪数据加权平均DEM电路的Flash ADC的电路结构示意图；

图3为本发明实施例提供的另一种分段伪数据加权平均DEM电路的电路结构示意图；

图4为本发明实施例提供的一种分段伪数据加权平均DEM电路的8位线性反馈移位寄存器的电路结构示意图；

图5为本发明实施例提供的一种分段伪数据加权平均DEM电路的8位桶型移位器的电路结构示意图；

图6为本发明实施例提供的一种分段伪数据加权平均DEM电路的全加器的电路结构示意图；

图7为本发明实施例提供的一种分段伪数据加权平均DEM电路的7位桶型移位器的电路结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

请参见图1，图1为本发明实施例提供的一种分段伪数据加权平均DEM电路的电路结构示意图。

一种分段伪数据加权平均DEM电路，包括：

数据分段电路、伪数据加权平均电路、数据动态单元匹配电路、数据输入端、数据输出端、第一时钟信号端以及第二时钟信号端；

数据分段电路，用于将输入的数据分成第一数据和第二数据；

伪数据加权平均电路，用于对第一数据进行打乱处理，得到第三数据和指针信号；

数据动态单元匹配电路，用于根据指针信号对第二数据进行打乱处理，得到第四数据。

第一时钟信号端，用于分别给伪数据加权平均电路和数据动态单元匹配电路提供第一时钟信号；

第二时钟信号端，用于给数据动态单元匹配电路提供第二时钟信号。

其中，数据分段电路分别与伪数据加权平均电路、数据动态单元匹配电路连接；伪数据加权平均电路与数据动态单元匹配电路连接；

数据输入端与数据分段电路连接；数据输出端分别与伪数据加权平均电路、数据动态单元匹配电路连接；

第一时钟信号端分别与伪数据加权平均电路、数据动态单元匹配电路连接；第二时钟信号端与伪数据加权平均电路连接。

其中，数据输入端包括两个端口，分别为第一数据输入端口和第二数据输入端口，第一数据输入端口输出低8位温度计码，也就是第一数据；第二数据输入端口输出高7位温度计码，也就是第二数据。

其中，伪数据加权平均电路输入的数据为低8位温度计码，因此称为为低位伪数据加权平均电路；数据动态单元匹配电路输入的数据为高7位温度计码，因此称为高位数据动态单元匹配电路。

需要说明的是，本发明实施例中提到的高位和低位是和电阻串不同分压进行比较得出的不同电压，和分压低的进行比较，得出的是低位，和分压高的进行比较，得出的是高位，电阻串是Flash ADC中的一个组成部分。

需要说明的是，第二时钟信号端输出的第二时钟信号是第一时钟信号端输出五分频后的第一时钟信号。

请参见图2，图2为本发明实施例提供的一种分段伪数据加权平均DEM电路的FlashADC的电路结构示意图；Flash ADC又称为全并行ADC，Flash ADC量化输出15个固定值的温度计码Y<0:14>，分别为Y<0>、Y<1>、Y<3>…Y<14>，如果不经过DEM电路直接输入到15位电流舵DAC的输入Q<0:14>，对于电流舵DAC来说，它一共有15个单元，如果实际过程中DAC的15个单元中存在某个单元的电流失配，则由于这个单元在DAC的工作过程中会被多次重复使用，将会在带内引入杂波，降低了DAC的线性度，从而进而降低了调制器的性能。

本申请的DEM电路可以通过将前级量化器Flash ADC输出的温度计码Y<0:14>进行随机化打乱，形成新的温度计码D<0:14>，并输入进电流舵DAC的输入端口Q<0:14>，例如：若Y<0:14>＝111100000000000，若DAC的第三个单元存在电流失配的问题，若不经DEM电路的随机打乱作用，则DAC中被选通的一直是低位的四个单元，D<0:14>一直为111100000000000，其中第三个单元会被一直重复使用，会在带内引入较大的杂波，恶化带内噪声整形效果；然而，经过DEM电路的作用，可以实现输入温度计码的随机化，比如可以实现类似D<0:14>为000111100000000，100000000000111等避开重复多次使用第三个单元的的情况，这样，通过降低了某个单元被多次重复使用的次数，而实现了抑制引入的带内杂波的目的。

进一步地，低8位温度计码Y<0:7>经过数据分段电路后输出二进制码BIT<0:2>作为低位伪数据加权平均电路的输入信号，高7位温度计码Y<8:14>经过数据分段电路后输出二进制码BIT<3:5>作为高位数据动态单元匹配电路的输入信号。

进一步地，请参见图3，图3为本发明实施例提供的另一种分段伪数据加权平均DEM电路的电路结构示意图，图中，T2B₁第一温度计码转二进制码器；T2B₂第二温度计码转二进制码器；B2T₁为第一二进制码转温度计码器；B2T₂为第二二进制码转温度计码器；INV为反相器；2:1MUX为双路选择器；3 bit Accumulator为3位累加器；3 bit Full adder为3位全加器；DFF₁为并联输出的第一D触发器、第二D触发器、第三D触发器；DFF₂为第四D触发器；DFF₃为并联输出的第五D触发器、第六D触发器、第七D触发器；8bitLCLK_DEMR为8位线性反馈移位寄存器；8 bit Barrel Shifter为8位桶型移位器，也就是第一桶型移位器；7 bitBarrel Shifter为7位桶型移位器；XOR₁为第一异或门；XOR₂为第二异或门；XOR₃为第三异或门。

数据分段电路包括：

第一数据输入端、第一温度计码转二进制码器以及伪数据加权平均电路依次连接；第一数据输入端输入低8位温度计码Y:<0:7>，低8位温度计码Y:<0:7>经过第一温度计码转二进制码器后，输出二进制码BIT<0:2>，该二进制码BIT<0:2>作为低位伪数据加权平均电路的输入信号。

第二数据输入端、第二温度计码转二进制码器以及数据动态单元匹配电路依次连接；第二数据输入端输入高7位温度计码Y<8:14>，高7位温度计码Y<8:14>经过第二温度计码转二进制码器后，输出二进制码BIT<3:5>，该二进制码BIT<3:5>作为高位数据动态单元匹配电路的输入信号。

数据分段电路用于将前级量化器Flash ADC输出的15个温度计码Y<0:14>进行分段，其中，高8位温度计码Y<0:7>输入伪数据加权平均电路进行随机打乱并处理，低7位温度计码Y<8:14>输入数据动态单元匹配电路进行随机打乱并处理，以实现整体电路通过对温度计码Y<0:14>进行分段打乱实现随机化，进而得到最终的新的温度计码。

进一步地，伪数据加权平均电路包括：第一二进制码转温度计码器、移位寄存器、反相器、双路选择器、累加器、第一桶型移位器；其中，

第一温度计码转二进制码器的第一输出端、反相器、双路选择器的第一输入端、累加器、第一桶型移位器的第一输入端依次连接；该第一温度计码转二进制码器的第一输出端输出的是最低位的二进制码BIT<0>，该二进制码BIT<0>经过反相器后，转换成了二进制码BIT<0>的反向信号，输入了双路选择器的第一输入端，也就是高位输入端。

需要说明的是，累加器为三位累加器，因为累加器的位数低，则实现的结构简单，功耗较低。三位累加器通过累加输入信号，在原指针信号的基础上通过叠加二进制形式的输入信号值，进而得到新的指针值，实现了指针值的不重叠特性，进而实现了指针的随机化目标，此外，引入双路选择器，可以实现三位累加器的输入伪随机化。

进一步地，请参见图4，图4为本发明实施例提供的一种分段伪数据加权平均DEM电路的8位线性反馈移位寄存器的电路结构示意图；改移位寄存器为8位线性反馈移位寄存器，8位线性反馈移位寄存器共有255个状态，可以满足产生双路选择器的伪随机控制信号的要求，进而使得双路选择器产生伪随机输出信号。

进一步地，第一温度计码转二进制码器的第一输出端、双路选择器的第二输入端、累加器、第一桶型移位器的第一输入端依次连接；该第一温度计码转二进制码器的第一输出端输出的是最低位的二进制码BIT<0>，该二进制码直接输入了双路选择器的第二输入端，也就是低位输入端。

进一步地，第一温度计码转二进制码器的第二输出端、累加器、第一桶型移位器的第一输入端依次连接；该第一温度计码转二进制码器的第二输出端输出的为并联的两个二进制码BIT<1>和BIT<2>，又可以称为BIT<1:2>，该二进制码BIT<1:2>作为累加器的输入信号。

需要说明的是，第二输出端实际上为两个输出端口，一个输出端口输出二进制码BIT<1>，一个输出端口输出二进制码BIT<2>，为了简化说明和附图，因此将两个端口合成一个第二输出端。

进一步地，第一温度计码转二进制码器的第三输出端、第一二进制码转温度计码器、第一桶型移位器的第二输入端口依次连接；该第一温度计码转二进制码器的第三输出端输出的为并联的三个二进制码BIT<0>、BIT<1>以及BIT<2>，又可以称为BIT<0:2>，该二进制码BIT<0:2>经过第一二进制码转温度计码器后，转换成温度计码Y<0:7>，作为第一桶型移位器的输入信号。

需要说明的是，由于需要利用第一桶型移位器对温度计码进行轮转操作，而经过第一温度计码转二进制码器后，得到的是二进制码，没有温度计码形式，因此，需要第一二进制码转温度计码器将得到的二进制码转换为温度计码形式。

此外，需要说明的是，该第一温度计码转二进制码器的第三输出端实际上为三个输出端口，分别输出BIT<0>、BIT<1>、BIT<2>，为了简化说明和附图，因此将三个端口合成一个第三输出端。

此外，移位寄存器的输出端与双路选择器的第三输入端连接，其输入端与第二时钟信号端连接；移位寄存器的输出信号Ctr作为双路选择器的控制信号，第二时钟信号端输出的第二时钟信号作为移位寄存器的输入信号，其输入信号的频率为第一时钟信号端输出的第一时钟信号频率的1/5，用以产生低频伪随机使能信号控制双路选择器选通BIT<0>或者BIT<0>的反向信号。

第一桶型移位器的输出端与数据输出端连接，第一桶型移位器用于将得到的温度计码D<0:7>输出。

进一步地，请参见图5，图5为本发明实施例提供的一种分段伪数据加权平均DEM电路的8位桶型移位器的电路结构示意图；第一桶型移位器为8位桶型移位器，通过双路选择器实现桶型移位的功能，结构简单，而且控制信号的输入是二进制码形式，相比于温度计码形式的控制码输入，减少了双路选择器的个数，进而减少了整体延迟，节省了功耗。

进一步地，进一步地，请参见图6，图6为本发明实施例提供的一种分段伪数据加权平均DEM电路的全加器的电路结构示意图；该累加器为三位累加器，该累加器包括：

全加器、第一触发器、第二触发器、第三触发器以及第四触发器；其中，附图3中，对于全加器来说，A<0>、A<1:2>、B<0:2>是输入加数，Cin是进位输入，Cout是进位输出，S<0:2>是本位和，为了简化附图，将第一触发器、第二触发器以及第三触发器在附图3中合为一个触发器进行表示。

需要说明的是，全加器为三位全加器，三位全加器的结构简单，节省功耗，且延迟小。

需要说明的是，第一触发器、第二触发器、第三触发器以及第四触发器均为TSPC形式的D触发器，D是触发器的第一输入端、Q是触发器的输出端，该触发器功耗低，且运行速度快。

此外，为了满足时序要求，第一触发器、第二触发器、第三触发器均为上升沿触发，第四触发器为下降沿触发。

进一步地，全加器的第一输入端与双路选择器的输出端连接，其第一输出端与第一触发器的第一输入端、第二触发器的第一输入端、第三触发器的第一输入端连接；第一触发器的输出端、第二触发器的输出端、第三触发器的输出端分别与第一桶型移位器的第一输入端、全加器的第二输入端、以及数据动态单元匹配电路连接。

需要说明的是，全加器的第一输出端实际上为三个输出端口，分别与第一触发器的第一输入端、第二触发器的第一输入端、第三触发器的第一输入端连接，为了简化说明和附图，因此将三个输出端口合成一个第一输出端；同样的理由，全加器的第二输入端实际上也为三个输出端口，与第一触发器、第二触发器以及第三触发器的输出端口一一对应；同样的理由，第一桶型移位器的第一输入端实际上也为三个输入端口，与第一触发器、第二触发器以及第三触发器的输出端口一一对应；同样的理由，数据动态单元匹配电路也需要有三个对应的输入接口与第一触发器、第二触发器以及第三触发器的输出端口一一对应。

进一步地，全加器的第三输入端与第一温度计码转二进制码单元的第二输出端连接，其第二输出端口与第四触发器的第一输入端连接。

需要说明的是，由于第一温度计码转二进制码单元的第二输出端实际上为两个输出端口，因此，全加器的第三输入端实际上也对应的是两个输入端口，为了简化说明和附图，因此将两个输入端口合成一个第三输入端。

第一触发器的第二输入端、第二触发器的第二输入端、第三触发器的第二输入端以及第四触发器的第二输入端分别与第一时钟信号端连接。

全加器的第四输入端与第四触发器的输出端连接。

具体地，第二时钟端输出的时钟信号控制双路选择器选通BIT<0>和BIT<0>的反向信号，从而控制输入全加器的最低位信号A<0>，然后和二进制码A<1:2>进行相加，产生轮转指针信号F<0:2>，轮转指针信号F<0:2>对经过第一二进制码转温度计码器转换输入第一桶型移位器的温度计码Y<0:7>进行轮转，输出得到温度计码D<0:7>，也就是第三数据。

具体地，在该DEM电路的一个周期内，对于三位累加器来说，输入信号首先作为全加器的输入加数信号A<0>和A<1:2>，然后和输入加数信号B<0:2>以及进位输入信号Cin做相加运算，在全加器的第一输出端和第二输出端分别得到本位和信号S<0:2>和进位输出信号Cout，第一时钟信号CLK_DEM为高电平时，信号S<0:2>分别输入进第一触发器、第二触发器以及第三触发器的第一输入端，第一触发器、第二触发器以及第三触发器输出信号F<0:2>，也就是输出信号F<0>、F<1>以及F<2>，一方面，F<0:2>作为本周期的指针信号，输入进第一桶型移位器，另一方面，F<0:2>接回全加器的第二输入端作为下一周期的加数信号B<0:2>；同时，本周期进位输出信号Cout在第一时钟信号CLK_DEM为低电平时输入进第四触发器，第四触发器的输出信号并且作为下一周期的进位输入信号Cin。

需要说明的是，输入进全加器第二输入端口的加数信号B<0:2>和第四输入端口的信号Cin初始值均为0。

需要说明的是，在本申请中，A<0>等于BIT<0>或者BIT<0>的反向信号，根据第二时钟信号进行控制，A<1:2>等于BIT<1:2>。

对于传统的数据加权平均电路来说，对于Flash DAC的输入Y[n]，低位伪随机数据加权平均电路的二进制指针信号F<0:2>的十进制值pt有

pt(n)＝(pt(n-1)+y(n))mod 7,0≤pt≤6

其中，pr(n)是指针信号F<0:2>在本周期的十进制值，pr(n-1)是指针信号F<0:2>在上一周期的十进制值，y(n)是Y<0:7>在本周期的十进制值。Flash DAC电路中控制8位桶型移位器的输入数据进行移位操作的指针信号F<0:2>的周期为然而，周期性的指针操作会在调制器的带宽内引入明显杂波，恶化调制器性能。本申请通过引入伪随机信号，使得指针信号的值在三位累加器的基础上进一步随机化。如图3所示，8位线性反馈移位寄存器可以产生255个状态来控制低位伪数据加权平均电路中输入进三位累加器的最低位(LSB)，即A<0>，双路选择器的伪随机控制信号Ctr具有周期性，周期为255*5*Ts(Ts＝1/CLK_DEM)。如果指针信号F<0:2>上一周期的十进制值为pr(n-1)，若Y[n]是偶数，则BIT<0>＝0，它的反向信号为1，则当伪随机控制信号Ctr选通BIT<0>的反向信号进入三位累加器的输入时，显然，当前周期指针信号F<0:2>十进制值的值pr(n)更新为pr(n-1)+Y[n]+1；相反，如果Y[n]是奇数，则BIT<0>＝1，它的反向信号为0，则当伪随机控制信号Ctr选通BIT<0>的反向信号进入三位累加器的输入时，当前周期指针信号F<0:2>的十进制值pr(n)更新为pr(n-1)+Y[n]-1，这样，8位桶型移位器的输入信号Y<0:7>循环相同的长度，例如：

1)若指针信号F<0:2>上一周期的十进制值pr(n-1)为5，Y<0:7>＝11001100，Y<0:7>在本周期的十进制值Y(n)为4，因为Y(n)为偶数，则有

pr(n)＝(pr(n-1)+Y[n]+1)mod7＝(5+4+1)mod7＝3

即当前周期指针信号F<0:2>的十进制值的值pr(n)更新为3，则Y<0:7>输入8位桶型移位器进行3位的桶型移位操作，得到D<0:7>＝01011001；

2)若指针信号F<0:2>上一周期的十进制值pr(n-1)为5，Y<0:7>＝10111111，Y<0:7>在本周期的十进制值Y(n)为7，因为Y(n)为奇数，则有

pr(n)＝(pr(n-1)+Y[n]-1)mod7＝(5+7-1)mod7＝4

即当前周期指针信号F<0:2>的十进制值的值pr(n)更新为0，则Y<0:7>输入8位桶型移位器进行4位的桶型移位操作，即得到D<0:7>＝10010101。

这样，Y<0:14>中的低位数据Y<0:7>，输入进伪数据加权平均电路中，经过随机打乱并输出温度计码D<0:7>。通过对DAC整体各个单元循环的利用，从而避免某个DAC单元被多次选通，反馈DAC单元运行一段时间后，由于某个DAC失配单元累积的误差将会被平均接近为0，从而保证了DAC的线性度。

进一步地，数据动态单元匹配电路包括：

第二二进制码转温度计码器、第五触发器、第六触发器、第七触发器、第一异或门、第二异或门、第三异或门以及第二桶型移位器；图3中，DFF₃为并联的第五触发器、第六触发器以及第七触发器；其中，

第二温度计码转二进制码器的输出端分别与第二二进制码转温度计码器、第五触发器的第一输入端、第六触发器的第一输入端、第七触发器的第一输入端连接；第二二进制码转温度计码器与第二桶型移位器的第一输入端连接；该第二温度计码转二进制码器将高7位温度计码Y<8:14>转换为三位二进制码BIT<3:5>，该二进制码BIT<3:5>作为输入信号，一方面通过第二二进制码转温度计码器转换成7位温度计码Y<8:14>，另一方面分别输进第五触发器的第一输入端、第六触发器的第一输入端以及第七触发器的第一输入端进行状态变换。

需要说明的是，为了简化附图，将第五触发器、第六触发器以及第七触发器在附图3中合为一个触发器进行表示。第五触发器、第六触发器、第七触发器均为TSPC形式的D触发器，D是触发器的第一输入端、Q是触发器的输出端，该触发器功耗低，且运行速度快。

此外，为了满足时序要求，第五触发器、第六触发器、第七触发器均为上升沿触发。

第五触发器的第二输入端、第六触发器的第二输入端以及第七触发器的第二输入端分别与第一时钟信号端连接；第一时钟信号端输出的第一时钟信号CLK_DEM用于控制第五触发器、第六触发器以及第七触发器输出信号P<3:5>，也就是输出信号P<1>、P<2>以及P<3>。

第五触发器的输出端与第一异或门的第一输入端连接；第一触发器的输出端与第一异或门的第二输入端连接；第六触发器的输出端与第二异或门的第一输入端连接；第二触发器的输出端与第二异或门的第二输入端连接；第七触发器的输出端与第三异或门的第一输入端连接；第三触发器的输出端与第三异或门的第二输入端连接；在第一时钟信号CLK_DEM有效时，第五触发器的输出的P<3>、第六触发器输出的P<4>以及第七触发器输出的P<5>分别与第一触发器输出的F<0>、第二触发器输出的F<1>以及第三触发器输出的F<2>进行异或操作，得到第二桶型移位器的轮转指针信号K<0:2>，也就是轮转指针信号K<0>、K<1>、K<2>。

具体地，异或操作的过程为

第一异或门、第二异或门以及第三异或门的输出端分别与第二桶型移位器的第二输入端连接；经过第一异或门、第二异或门以及第三异或门之后得到的轮转指针信号K<0:2>作为输入信号输入进第二桶型移位器的第二输入端内。

第二桶型移位器的输出端与数据输出端连接，第二桶型移位器输入的数据为Y<8:14>，输入的指针信号为K<0:2>，第一桶型移位器根据指针信号对输入的数据Y<8:14>进行轮转，轮转过程和第一桶型移位器的轮转过程类似，此处不再赘述，轮转后将得到的温度计码D<8:14>，也就是第四数据通过数据输出端进行输出。

进一步地，请参见图7，图7为本发明实施例提供的一种分段伪数据加权平均DEM电路的7位桶型移位器的电路结构示意图；第二桶型移位器为7位桶型移位器。通过双路选择器实现桶型移位的功能，结构简单，而且控制信号的输入是二进制码形式，相比于温度计码形式的控制码输入，减少了双路选择器的个数，进而减少了整体延迟，节省了功耗。

本申请中，在量化器输出信号到来后，首先将它分为两段，然后选通DAC反馈单元的控制信号分别向两个方向移动，目的同样是打乱DAC反馈单元的选择顺序，使每个单元被选择的几率趋于平均，减免规律性选择，消除谐波分量。

此外，本发明的这种分段伪数据加权平均DEM电路将分段加权数据平均思想和伪随机数据加权平均思想结合起来，能够消除由于多比特DAC单元之间的不匹配所导致的DAC整体的非线性，提升整个调制器的性能。

此外，本发明的这种电路中，引入了伪随机信号，使得指针信号的值在3位累加器的基础上进一步随机化，这样，高低位指针分别在高位和低位中进行温度计码的随机轮转，使得完成总体的分段数据加权平均的功能，从而抑制了DAC失配单元产生的非线性能量，保证了调制器的性能。

此外，本发明的这种DEM的电路通过对输入的温度计码实现随机打乱，进而实现对于反馈电流舵DAC多个单元的随机选择，使得每个单元被选择的概率趋于平等，避免了由于某个电流失配单元被多次选通而在带内引入较大的杂波，保证了DAC的线性度和调制器的性能。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims

1.一种分段伪数据加权平均DEM电路，其特征在于，包括：

2.根据权利要求1所述的分段伪数据加权平均DEM电路，其特征在于，所述数据分段电路包括：

3.根据权利要求2所述的分段伪数据加权平均DEM电路，其特征在于，所述伪数据加权平均电路包括：

所述第一桶型移位器的输出端与所述数据输出端连接。

4.根据权利要求3所述的分段伪数据加权平均DEM电路，其特征在于，所述移位寄存器为8位线性反馈移位寄存器。

5.根据权利要求3所述的分段伪数据加权平均DEM电路，其特征在于，所述累加器包括：

所述全加器的第四输入端与所述第四触发器的输出端连接。

6.根据权利要求5所述的分段伪数据加权平均DEM电路，其特征在于，所述数据动态单元匹配电路包括：

所述第五触发器的输出端与所述第一异或门的第一输入端连接；所述第一触发器的输出端与所述第一异或门的第二输入端连接；所述第六触发器的输出端与所述第二异或门的第一输入端连接；所述第二触发器的输出端与所述第二异或门的第二输入端连接；所述第七触发器的输出端与所述第三异或门的第一输入端连接；所述第三触发器的输出端与所述第三异或门的第二输入端连接；

所述第一桶型移位器的输出端与所述数据输出端连接。

7.根据权利要求6所述的分段伪数据加权平均DEM电路，其特征在于，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器、所述第五触发器、所述第六触发器以及所述第七触发器均为D触发器。

8.根据权利要求7所述的分段伪数据加权平均DEM电路，其特征在于，所述第一触发器、所述第二触发器、所述第三触发器、所述第五触发器、所述第六触发器、所述第七触发器均为上升沿触发；所述第四触发器为下降沿触发。